Flip-Flop Problem

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Hey Leute,

habt Ihr mich in Eurem Killfile, oder findet wirklich niemand mehr den Z80
geil!!! Naja, was soll's, es ist Sonntag Nachmittag, draussen regnet's, und
der Wein ist alle...

Aber trotzdem bin ich seit Tagen an nem Problem dran. Mein Kopf ist einfach
nicht geschaffen f├╝r dieses r├╝ckgekoppelte Logikzeugs, denn ich brauch ein
Flip-Flop, das quasi auf die Flanken von R und S triggert. Das heisst, der
"verbotene" Zustand von R und S = high sollte am Ausgang der letzte Trigger
sein.

Ich hab mir da was ├╝berlegt in der Richtung sobald der Ausgang umgeschaltet
hat, sperrt derselbige den Eingang und umgekehrt. Oh, shit, schwingt dann
das...? Naja, vielleicht weiss ja ein anderer Freak was gutes...

Gruss Chregu



Re: Flip-Flop Problem

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Wie man Obstwein macht steht hier: http://dw2fm.bei.t-online.de/obstwein /

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Ich w├╝rde dir ja helfen, ich habe fr├╝her viel mit solchen Logik-IC┬┤s
gebaut, aber irgendwie komme ich mit deiner Beschreibung nicht zurecht.
Ein RS-Flipflop ist ja nun wirklich nichts besonders komplexes, da
kann man doch die Signale vorher so vorbereiten, da├č sie vom Flipflop
im nicht "verbotenen" Zustand verarbeitet werden k├Ânnen.

Frank


Re: Flip-Flop Problem

|> Ich w├╝rde dir ja helfen, ich habe fr├╝her viel mit solchen Logik-IC┬┤s
|> gebaut, aber irgendwie komme ich mit deiner Beschreibung nicht zurecht.
|> Ein RS-Flipflop ist ja nun wirklich nichts besonders komplexes, da
|> kann man doch die Signale vorher so vorbereiten, da├č sie vom Flipflop
|> im nicht "verbotenen" Zustand verarbeitet werden k├Ânnen.

Dream on :-) Wenn es tats├Ąchlich so einfach w├Ąre, den verbotenen Bereich (der ja
an sich nicht verboten ist, sondern nur Probleme macht, wenn gleichzeitig S und R
inaktiv werden) so nebenbei zu erledigen, w├Ąre man sehr reich. Daran haben sich
schon viele die Z├Ąhne ausgebissen. Ergebnis: ES GEHT EINFACH NICHT!

Wer's nicht glaubt: "google metastability".

--
         Georg Acher, snipped-for-privacy@in.tum.de
         http://wwwbode.in.tum.de/~acher
We've slightly trimmed the long signature. Click to see the full one.
Re: Flip-Flop Problem

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R
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Er meint wahrscheinlich einfach nur den Aufbau eines JK-Flipflops, wo
kein verbotener Zustand existiert, also nix unvorhergesehnes passiert
wenn beide Eing├Ąnge auf HIGH gon ... dann w├Ąre aber eine Clock
vonn├Âten

--
Laurent


Re: Flip-Flop Problem

|> Er meint wahrscheinlich einfach nur den Aufbau eines JK-Flipflops, wo
|> kein verbotener Zustand existiert, also nix unvorhergesehnes passiert
|> wenn beide Eing├Ąnge auf HIGH gon ... dann w├Ąre aber eine Clock
|> vonn├Âten

Das hilft nur scheinbar. Wenn an J/K gewackelt wird, und das Wackeln in die N├Ąhe
der Taktflanke kommt, wird das interne RS-FF in den verbotenen Zustand
getrieben. Dass es da wieder rauskommt, ist zwar klar, aber nicht die Irrungen
und Wirrungen, die w├Ąhrendessen an den Ausg├Ąngen zu sehen sind.

Der OP sollte aber einfach mal ein paar Anforderungen schreiben, die er an seine
FF-Schaltung stellt. Der Text so war f├╝r mich auch etwas unklar..

--
         Georg Acher, snipped-for-privacy@in.tum.de
         http://wwwbode.in.tum.de/~acher
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Re: Flip-Flop Problem

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Hilft aber nicht, denn bei Verletzung von setup- oder Holdzeit gibts
ggf. die H├Âchststrafe:

Metastabilit├Ąt!

Gruss

Rolf


Re: Flip-Flop Problem

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ja
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und R
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Darum geht es doch nicht, ich dachte dabei eher an einen
realen Bezug, zu dem man eigentlich immer eine L├Âsung
findet, ob da am Ende noch ein RS-Flipflop dran h├Ąngt
ist doch nebens├Ąchlich, wenn es funktioniert...
Ich konnte leider nichts mit der Beschreibung anfangen,
aber wenn es den Zustand, beide High gibt aber den Zustand
beide Low nicht gibt reicht es schon wenn man die Eing├Ąnge
negiert, Bzw. einen IC verwendet der schon negierte Eing├Ąnge
hat...

Frank


Re: Flip-Flop Problem
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Hallo Christian,
na ja, Pferdekutschen will heute auch nicht mehr jeder fahren. Einfach zu
langsam!

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einfach
Trigger
umgeschaltet

Da gab es vor einem Jahr einen kleinen Schaltungswettbewerb zu
diesem Thema in sci.electronics.cad/sci.electronics.design .
Subject: "Help an Analog Guy with a Digital Problem"
Die "finale" Schaltung ist im Anhang.

Ich habe das mal mit LTSPICE simuliert. Zumindest im Simulator war
diese Schaltung erst stabil, nachdem beide Ausg├Ąnge auf "1" waren
und irgend einer dann zum erstenmal nach "0" wechselte".
Aber vielleicht hat da auch nur der Simulator ein Problem mit
der Startbedingung. Falls es doch an der Schaltung liegt, dann
m├╝├čte man halt diese Startbedingung am Eingang erzwingen.

Gru├č
Helmut




Group: sci.electronics.cad sci.electronics.design
Subject: "Help an Analog Guy with a Digital Problem"
Date: 26.August 2001

Tom Del Rosso schrieb:

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It took me about 5 iterations, but this is it.  It's fully controlled
by feedback - not gate delays, so no races.

The numbers with / or \ indicate the sequence of transitions (first /2
then and eventually which is the same signal that rose on /2).
0 and 1 (with no slash) indicates steady state.

I repeated the diagram twice; the first shows a falling edge on set
and a steady 0 on reset, and the second shows a falling edge on set
and a steady 1 on reset.  It is negative triggered like Jim wanted,
and uses only 8 gates (3 NOR FFs and 2 additional NOR gates).


   x = Last change with no further consequence

   ___  
   SET -----+-----------------------|
            |                       |NOR>--+ /2
            +-------|      /6    +--|      | x
                    |NOR>--+-----+         |
                 +--|      |               |
                 |         |               |
                 +---------|--+            |
                           |  |            |
                 +---------+  |            |
                 |            |            |
                 +--|       |            |
              /4    |NOR>-----+            |                 _
            +-------|                      +----|            Q
            |                                   |NOR>--+-------
            +--------------------------------+--|      |
                                             |         |
                                             +---------|--+
                                                       |  |
                                             +---------+  |
                                             |            |
            +--------------------------------+--|         |  Q
            | x                               |NOR>-----+---- /4
            +-------|                      +----|
                    |NOR>--+ 0             |
                 +--|      |               |
                 |         |               |
                 +---------|--+            |
                           |  |            |
                 +---------+  |            |
                 |            |            |
                 +--|       1 |            |
                    |NOR>-----+--+         |
            +-------|            +--|      |
 _____  0   |                       |NOR>--+ 0
 RESET -----+-----------------------|



   x = Last change with no further consequence

   ___  
   SET -----+-----------------------|
            |                       |NOR>--+ /2
            +-------|      /6    +--|      | x
                    |NOR>--+-----+         |
                 +--|      |               |
                 |         |               |
                 +---------|--+            |
                           |  |            |
                 +---------+  |            |
                 |            |            |
                 +--|       |            |
              /4    |NOR>-----+            |                 _
            +-------|                      +----|            Q
            |                                   |NOR>--+-------
            +--------------------------------+--|      |
                                             |         |
                                             +---------|--+
                                                       |  |
                                             +---------+  |
                                             |            |
            +--------------------------------+--|         |  Q
            |                                 |NOR>-----+---- /4
            +-------|                      +----|
                    |NOR>--+ /4x           |
                 +--|      |               |
                 |         |               |
                 +---------|--+            |
                           |  |            |
                 +---------+  |            |
                 |            |            |
                 +--|       0 |            |
                    |NOR>-----+--+         |
            +-------|            +--|      |
 _____  1   |                       |NOR>--+ 0
 RESET -----+-----------------------|







Re: Flip-Flop Problem
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Z80
ein
der
dann

Hallo Christian,
das scheint wohl doch am Simulator/Gatterparameter zu liegen.
Wenn ich ein Gatter im Delay um 0.1ns ungleich mache, dann gibt es
auch beim Start der Schaltung keine Oszillationen mehr.
Die Schaltung reagiert ├╝brigens auf negative Flanken.
Die ganze Schaltung kann man mit zwei 74xx02 Bausteinen relisieren.
Z.B. 74HC02, 74HCT02, 74AC02, ....

Gru├č
Helmut

PS: Ich habe mit Absicht mein komplettes voriges Posting hier
wieder zitiert, damit die Leute, die die Schaltung archivieren
wollen, alles in einer Mail haben.

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Re: Flip-Flop Problem

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ein
der
dann

Ja, ich habs auch simuliert, da gehen aber beide Ausg├Ąnge auf LOW, wenn
beide Eingaenge LOW (aktiv) sind.

Mein Problem ist, dass bei meiner Anwendung ein RESET kommen kann, wenn SET
noch aktiv ist, und das FF dann trotzdem resettet, und umgekehrt nat├╝rlich
auch.
Die beiden Signale k├Ânnen (!) sehr schnell nacheinander kommen, aber dauern
relativ lange. Hab mir ueberlegt, einen Pulsformer einzusetzen, der bei der
SET oder RESET Flanke einen kurzen Impuls erzeugt (Monoflop).

Meine andere Frage war, ob ich ein Gatter reinh├Ąngen kann, das, sobald zum
Beispiel SET aktiv wird mit dem Q den Eingang (SET) am FF schliesst, und
umgekehrt.

Gruss Chregu



Re: Flip-Flop Problem
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Hallo Christian,
ich wei├č ja nicht was du simuliert hast,
aber bei mir arbeitet die Schaltung so wie du es wolltest.
Beim ├ťbergang von 1->0 am SET_N geht Q auf 1 und beim beim ├ťbergang
von 1->0 am RESET_N geht Q auf 0 zur├╝ck, egal welchen Zustand der jeweils
andere Eingang gerade hat.

IN LTSPICE mu├č man den Gattern eine Verz├Âgerung verpassen: z.B. td=5n

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SET
dauern
der

Was hei├čt schnell nacheinander?  10ns?

Mu├č der "Reset" immer Vorrang haben?

Gru├č
Helmut


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