Für eine PLL-Anwendung brauche ich einen digitalen Frequenzteiler durch 3 bei 10 bis 80 MHz mit 50% Duty Cycle. Eine fertig integrierte Lösung habe ich erstmal nicht gefunden. Dafür brachte die Websuche zwei Konzepte, wie man sich so einen Teiler aus Logik-Bauteilen zusammen schustern kann:
Mit drei D-Flip-Flops und drei Gattern:
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Mit 12 NANDs:
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Wie immer, wünscht man sich hier minimalen Phasenjitter. Welche der beiden Schaltungen wird in diesem Zusammenhang besser sein? Welche Logigk- Familie empfiehlt sich?
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Kai-Martin Knaak tel: +49-511-762-2895
Universität Hannover, Inst. für Quantenoptik fax: +49-511-762-2211
Wenn es diskret aufgebaut werden soll wuerde ich erstere vorziehen. Bei ganz hohen Anforderungen an Jitter kommt man um ECL/PECL kaum rum. Vor Einschalten aber beim Kraftwerk Sottrup-Hoecklage anrufen ;-)
- einen kommerziellen /3 Teiler mit nicht-50% Ausgang wie den HMC437 hernehmen, den Ausgang auf einen geeigneten Tiefpass/Filter leiten, der die Oberwellen rausnimmt, und danach auf einen Komparator.
- Verdoppeln und durch sechs teilen (erst /3 mit non-50%, dann /2). Schauen, dass der Verdoppler gut gefiltert wird.
- DDS.
Die sollte eines klar sein: Die ganzen rein digitalen "ich mache
50% Duty-Cyle" Schaltungen bei Dreiteilern basieren auf der Nutzung der steigenden wie fallenden Taktflanke Deines Ursprungssignals, d.h. sie bringen unmittelbar Jitter durch die Verwendung einer quasi nicht dokumentierten Signaleigenschaft herein.
Vor allem hängen die Flanken leider von Laufzeiten ab, Du hast mindestens ein Flip-Flop, das auf die positive Flanke triggert und eines, das auf die negative solche anspricht. Beide sind unterschiedliche solche, der Unterschied macht aus, was raus kommt.
Das ist bei einer Präzisions-PLL keine wirklich gute Idee, das Ding heißt Phased Locked Loop und nicht Temperature Controlled Duty Cycle Locked Loop ;-)
Das läßt sich nur vermeiden, indem die 50% Duty Cycle künstlich durch ein interpolierendes Element wie eben einen Tiefpass oder Schwingkreis oder Filter erzeugt werden. Damit hat der natürlich ein Gedächnis, je besser er es macht, das solltest Du bei der Planung der Regelschleife berücksichtigen.
Weil es Teil einer größeren PLL-Schaltung ist. Der Ausgang des Teilers geht auf einen einen Mischer. Bei ein assymetrischen Signal würde das einem Geisterfrequenzen bescheren.
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interessante Ansätze, vor allem die Variante mit zustandsgesteuerten FFs. Ich hatte letztens mal eine Lösung gepostet, die ich selbst mal in einem CPLD getestet hatte. Man müßte sie noch etwas umzeichnen, dann sieht sie sehr einfach aus.
Hier werden nur die nichtinvertierten Q-Ausgänge der D-FFs benutzt, realisiert wurde das mal in einem Xilinx XC9572 -15, die Postfit-Simulation unter Berücksichtigung der Laufzeiten zeigt ideale Symmetrie, erstaunlicherweise. Ich hab's mir nochmal genauer angesehen, die Schaltung kann den gewollten Zyklus nicht verlassen, bei jeder denkbaren Anfangsbedingung.
Wie das in der Praxis aussieht, weiß ich jetzt nicht mehr, sicher nicht so ideal. Das CPLD geht allerdings nur bis 71 MHz laut Timing Report. Es gibt aber schnelle Logikserien, die weit höher kommen, z.B. bei TI findet man sofort welche.
Wie das mit dem Phasenjitter aussieht weiß ich nicht, ist das nicht eher ein Problem des VCO in einer PLL? Wie kritisch das mit dem Tastverhältnis ist weiß ich auch nicht. Wenn Du durch die Symmetrie ungerade Oberwellen unterdrücken willst, könnte es etwas eng werden, aber das kann ich so schwer auf Anhieb abschätzen.
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