Multilayer-Layout, BGA, FPGA...

Musst Du durchrechnen - 0.2mm/0.2mm (Kupferbreite / Abstand) mit 0.2mm Bohrung sollte einigermaßen Standard sein, da bekommst Du bei 1mm-Raster gerade eine Leiterbahn zwischen 2 Balls durch, wenn ich mich nicht verrechnet habe. Das heisst aber auch, wenn ein Via zwischen 4 Balls sitzt, passt da keine Leiterbahn mehr dazwischen, alle "inneren" Reihen müsstest Du also per Via ankoppeln und auf einer anderen Lage als Top vom BGA wegführen. Ob das auf 4 Lagen geht, hängt davon ab, wieviele Reihen das BGA hat und welche der Balls Du wirklich brauchst.

Impedanz ist das Problem. Wenn Du irgendwas in Richtung Highspeed vorhast, würde ich das sein lassen.

Du kannst evtl. etwas spielen und die Vias der äußersten Reihen nach außen setzen, so daß Du an einer Stelle pro Seite Platz bekommst, um ein Signal auf Top durchzufädeln. Was geht hängt da extrem von der Pinbelegung ab.

cu Michael

Michael Eggert schrieb:

Den Layer Vias mischt EAGLE in alle Signallagen, wenn man es im CAM-Prozessor nicht abwählt.

Das hängt von der Herstellungstechnologie ab. Ich z.B. mag Pads an allen Vias und DKs. Das bringt Kupferfläche und vermeidet High-Shorts infolge Kavernenbildung.

Der einfachste Weg: Laß sie drin, schreibe in Deine Bestellung: NFP können entfernt werden.

Das kommt auf die Abstände an. Die de-facto-Norm heißt 100µm Strukturbreite.

Das ist eine rein mechanische Angelegenheit, für die Herstellung der Leiterplatte zählt nur der Abstand der Layoutelemente zum Rand.

Generelle Tips: Wenn Du mit 18µm Kupfer auf den Innenlagen auskommst, dann tu es. Bei 18µm lassen sich auch Strukturbreiten unter 100µm realisieren. Achte auf eine gleichmäßige Kupferverteilung, füge notfalls Rasterflächen ein. Vermeide bei Kupferstärken über 35µm Kupferbarrieren, die den Harzfluß behindern. Wenn die Restringe innen knapp sind, dann füge Teardrops ein, oder laß das den Leiterplattenhersteller machen (dafür muß man natürlich Platz lassen). Wenn angefaste Direktstecker dabei sind, dann nimm das Kupfer auf den Innenlagen auf Anfasbreite zurück (wird bei Power/Ground-Layern meist vergessen). Wenn impedanzgeführte Leitungen vorhanden sind, lass Spielraum für die Anpassung der Leiterzugbreiten. Die Entwicklungstools rechnen da meist falsch, oder die Lagenabstände lassen sich nicht realisieren.

HTH Ronald.

Moin!

Zwischen zwei Balls gingen vielleicht noch zwei. Zum Beispiel bei PCB-Pool, die ja eher günstige Platten auch für den Bastler anbieten wollen:

"Standard: minimale Leiterbahnstärke = 0.15 mm (6mil) Optional: minimale Leiterbahnstärke = 0.125 mm (5mil) gegen Aufpreis"

Altera empfiehlt 0.38mm Pad-Durchmesser bei Non Soldermask Defined. Bei 0.125mm Leiterbahn/Abstand/Leiterbahn bleiben an der engsten Stelle zu den Pads noch je 0,1225mm also gerade mal 2% zuwenig. Das sollte wohl noch gehen, wenn man mit den Leuten spricht.

Zwischen Via und Pad schauts knapper aus. Wieder PCB-Pool: "Standard: kleinster Bohr-Enddurchmesser 0,3 mm (12mil) Optional: kleinster Bohr-Enddurchmesser 0.2 mm (8mil) gegen Aufpreis"

Letzteres finde ich ehrlich gesagt schon _sehr_ klein und ich weiß nicht recht, ob da bei hunderten auf einer Platine nicht auch mal eine schlechte dabei ist.

Rechnen wir mal mit 0,3mm Enddurchmesser in 0,6mm Via-Durchmesser. Schieben wir die Bohrung nur auf der Diagonalen, müsste sie bis auf

Schlimmer finde ich, daß zwischen zwei Vias gerade mal eine Bahn durchgeht - dazu bräuchte man dann wirklich 0,2mm Via-Enddurchmesser und 0,1mm Leiterbahnstrukturen.

Aber auch mit 2 Bahnen zwischen Pads und einer Bahn zwischen Vias komme ich noch 5 Reihen tief. Rechnerisch wären das 340 von 484 Balls und damit allemal genug für die paar Bauteile, die ich anschließen will. In der Realität gibts hin und wieder noch ein paar Masse-Anschlüsse auf den äußeren Reihen (zwischen den GX-Ports zum Beispiel), wo mir dann die Vias den Weg versperren. Aber wie gesagt sollte das eher unkritisch sein.

Na an den GND-Balls zwischen den GX I/O würde ich das sowieso nicht machen. Aber ich werde mal versuchen, das generell zu vermeiden.

Gegenfrage: Wenn zwei benachbarte Pins auf GND wollen und ich dort _kein_ Signal durchschleifen will, ist es dann sinnvoll, _zusätzlich_ zu den zwei GND-Vias die Pads noch direkt miteinander zu verbinden? So könnte ein gutes Via ein schlechtes noch kompensieren - aber leider tuts das dann auch beim E-Test.

Das hab ich jetzt nicht verstanden. An den äußeren gehe ich ja sowieso gerade auf Top weg, die zwei Reihen dahinter auf Top zwischen den Pads durchgefädelt. Das erste Signal-Via käme dann in der vierten Reihe.

Vias außen hab ich nur an den Massepins zwischen den GX-I/O. Klar, die ziehe ich so hin, daß ich mit den Signalbahnen gut durchkomme.

Gruß, Michael.

Moin!

...und wenn man sie abwählt, sind sie sicher alle weg, nicht nur die nicht angeschlossenen.

Also Löcher im Kleber, wo sonst Kupfer wär? Genau sowas hatte ich im Sinn - danke für die Bestätigung!

Das würde wahrscheinlich nichts bringen, denn wenn der Hersteller in den Produktiondaten die Pads entfernt, werden dadurch die von Eagle freigestellten Bereiche in der Masse/VCC-layer ja nicht kleiner.

Und andersherum - bei Masse/VCC-Vias, die auf Bottom (Signal) durchschlagen, kann das Pad wohl auch nicht weg, weil der Resist, der auch das Kupfer im Via schützt, ja noch auf irgendwas halten muss.

Außerdem fürchte ich, daß so eine manuelle Nachbearbeitung beim Hersteller die Platte gleich unverhältnismäßig teurer macht.

Aber noch nicht beim günstigen Pool-Fertiger. Für mein erstes FPGA-Projekt dieser Größe werde ich sicher 1-2 (Fehl-)Versuche rechnen müssen, da möchte ich die Kosten gern überschaubar halten. Angesichts der geringen Anzahl benötigter Signale habe ich durchaus die Hoffnung, mit gröberen Strukturen auszukommen.

Klar. Mir ging es mehr um Fragen der mechanischen Belastung, ungleichmäßiger Erwärmung im Ofen etc, die bei bepinnten Bauteilen weniger kritisch sind.

Mal schauen, im Pool bekommt man teilweise nichtmal Informationen über die Dicke der Innenlagen.

Ok.

Was meinst Du damit?

Nur bei Vias oder auch bei den BGA-Pads?

Du meinst Card Edge Connectors? Sowas hab ich nicht, das Modul soll flach auf die Trägerplatine gesteckt werden.

Hm, vermutlich werde ich da stellenweise auch geringe Fehlanpassungen hinnehmen müssen.

Gruß, Michael.

Ja, könnte. Ich war jetzt von den Stellen ausgegangen, wo Du ein Via zwischen den BGA-Pads brauchst.

Man sollte das nur da benutzen, wo es nötig ist (am BGA), auf dem rest der Platine dann lieber etwas größer.

Kann man sicher fertigen, aber nicht unbedingt günstig.

Wie gesagt: ob das in günstiger Technik geht, hängt extrem von der Pinbelegung und den wirklich gebrauchten Pins ab, das läuft darauf hinaus, das BGA-Fanout zu routen und notfalls Pins zu tauschen, bis es paßt.

Bei VCC gilt das Gleiche. Die Chips schalten ziemlich flott, entsprechend sind die Anforderungen an VCC und GNC - egal, ob Dein Design das von den Taktfrequenzen her nutzt oder nicht.

Gute Frage. Ich denke es schadet nicht.

Gut, dann entfällt das. Ich war in Gedanken gerade bei einem Design, wo auch die Signale der äußeren Balls auf Innenlagen weg mussten wegen der Impedanzen.

cu Michael

Genau. Ich bin leider nicht der EAGLE-Experte der sagen kann, ob und wie man das selektiv gestalten kann.

Das werden sie sowieso nicht. Der Abstand zwischen der Via-Hülse und potenzialfremdem Kupfer auf Innenlagen muß deutlich größer sein als die Strukturbreite. Wenn man einmal von 200µm ausgeht, und einem minimalen Restring von 100µm, dann ergibt sich aus Restring + Abstand auch 200µm. Es ist für den Platz zwischen den Vias also egal, ob ein Pad auf dem Via liegt oder nicht. Wenn pcb-pool da noch mehr Platz braucht, schränkt das Deine Möglichkeiten, Leiterzüge auf den Innenlagen zwischen den Vias zu führen, weiter ein.

Es gibt auch Technologien, die auf den Außenlagen ohne Restring auskommen. Allerdings steigt mit kleiner werdendem Restring die Gefahr des Abreißens der Leiterzüge bei thermischer Belastung. Deswegen die Teardrops.

Das geht bei den meisten CAM-Systemen automatisch und sollte darum zum allgemeinen Service gehören.

Ein theoretisches Beispiel: 70µm Kupferstärke der Innenlagen, Dein BGA wird vollständig von einem dicken Leiterzug umschlossen. Unter dem BGA gibts nichts außer den Pads auf den Vias. Beim Pressen muß die Fläche unter dem BGA mit Harz gefüllt werden. Dazu muß es die Barriere überwinden, die von dem Leiterzug gebildet wird, und die Luft(feuchtigkeit) muß raus. Ein Kleinserienhersteller, der womöglich verschiedene Leiterplatten im selben Paket preßt, wird mit seinen Preßparametern auf sowas keine Rücksicht nehmen. Da ist die Delaminierung beim Löten fast schon garantiert. Darum sollte man immer einen Kanal offen lassen, über den die Luft entweichen und Harz nachströmen kann. Das Problem wird Deine Leiterplatte nicht betreffen, sollte aber bei Kupferstärken zwischen 70 und 140µm beachtet werden. Darüber spielt es keine Rolle mehr, weil man solche leeren Flächen vor dem Pressen mit Harz füllt. Das ist etwas aufwändig, und deshalb bieten Kleinserienhersteller i.d.R. keine Kupferstärken über 105µm an.

Da Du nicht vorhast, Via in (BGA-)Pad zu machen, nur die Vias. Also alles was gebohrt wird.

Ja. Es war nur ein Hinweis auf einen häufig vorkommenden Fehler.

Das wird sowieso überbewertet. :-) Im Ernst, wegen der paar Millimeter Leitung unterm BGA braucht man sich keine Gedanken machen. Die übliche Prüfung der Impedanz nach Herstellung einer Leiterplatte findet auf Leitungen länger als 200mm statt.

Ronald.

Am Samstag, 4. August 2012 12:10:26 UTC+2 schrieb Michael Schwingen:

zt,

st Du

hren.=20

Bei einem meiner Designs habe ich extra ein mechanisch gr=F6=DFeres FPGA ei= ngesetzt (eines mit 256 Pins h=E4tte gereicht, aber 484-Pin-Variante war un= gef=E4hr gleich teuer). Ich habe 4mi Leiterbahen/6mil Luft (oder anders her= um) genommen, Vias 0.15mm Loch.

Die Pads hatten die Durchmesser, der bei Altera im Datenblatt angegeben war= . Es war zwischen den Pads des FPGAs Platz f=FCr zwei Leiterbahnen. Ich kon= nte also die Pads der =E4ussersten drei Reihen auf der TOP-Ebene ohne VIA R= outen. Weil ich recht viele unbenutzte I/Os hatte (es war da ein eigentlich= zu grosses Geh=E4use verbaut) habe ich von den inneren Pins kaum welche be= n=F6tigt.

Nat=FCrllich musste ich wie ein Irrer die Pins swappen, um die Knoten aus d= er Top-Lage zu bekommen, und bei den Verbindungen zum SD-RAM im 0.8mm-BGA-G= eh=E4use kam ich dann auch nicht mehr mit zwei Leiterbahnen zwischen den Pa= ds durch.

Am Ende hatte ich aber ein Cyclone II mit NIOS II und SDRAM auf einer 4-lag= igen Leiterplatte. Am aufwendigsten war =FCbrigens das Layout der vielen Ve= rsorgungsspannungen, insbesondere die Versorgungen der PLLs haben viel Plat= z gekostet. Und ich hatte Abblockkondensatoren (vermutlich 0603) auf der L= =F6tseite zwischen den VIAS platziert.

Das Routing habe ich von Hand gemacht und f=FCr Leiterbahnen unter dem FPGA= habe ich ein Raster vom 0.125mm verwendet.

Moin!

Okay - schade. Dann muss ich mit einer Leiterbahn zwischen den Vias leben oder zu teureren Herstellern wechseln.

Hmm, also auch nicht das wahre.

Alles klar, dankeschön! Werde darauf achten.

Das verstehe ich allerdings nicht ganz. Wenn thermische Belastung dazu führt, daß die Leiterbahn vom Restring reißt, warum passiert das dann nur um Bohrungen?

Inzwischen fürchte ich übrigens, daß 4 Lagen wohl doch nicht reichen werden. Dabei sind gar nicht mal die Signale kritisch, sondern die vielen verschiedenen, wild verteilten VCCs (Intern, IO, PLL, GX,...), die alle zueinander gefiltert sein sollen.

So, und dann noch eine Frage... Ich hab hier so ein kleines Board zum Spielen:

Dort sieht es so aus, als wären die Kondensatoren (0402) auf der Rückseite unterm FPGA direkt auf die VIAs gelötet. Macht man das so?

Gruß, Michael.

Moin!

Bringt mir bei den sonstigen Strukturgrößen von 5 mil Bahn/Abstand und

Via-Enddurchmesser 0,2mm -> Pad 0,5mm. Macht bei 1mm Raster 0,5mm Platz, also nach wie vor genug für eine Leiterbahn, aber nicht für zwei in 5mil (2 Bahnen und 3 Abstände je 125µm).

Diagonal Pad - Via - Leiterbahn dazwischen durch - Pad blieben 155µm Abstand zwischen Via und Pad (Kupfer). Abzüglich 150µm Stoplack-Freistellung bleibt also immernoch ziemlich genau nichts über, was das Zinn vom Weglaufen hindert.

Und genauso schauts aus, wollte man die Vias nicht diagonal, sondern längs der Reihen/Spalten zwischen die Pads quetschen.

Auf den ersten Blick scheint

Ja. Wobei der Engpass momentan eher die unterschiedlichen VCC betrifft, und die will man sowieso nicht hier und da noch durchquetschen. Also gehts dann eher in Richtung von mehr Lagen als in Richtung feinerer Strukturen.

Wenn ich mich nicht vertan habe, liege ich mit einem differentiellen Päärchen 0,125mm Bahn/Abstand und 150µm Epoxi über GND nur etwa 10% über den gewünschten 100 Ohm. Und nach gut 5mm kommt der Stecker.

Gruß, Michael.

Moin!

Das klingt bis auf die kleineren Vias sehr ähnlich.

Eine _noch_ größeres Gehäuse (672 oder 896, 484 ist bei meinem der kleinste) möchte ich ungern einsetzen, da diese die doppelte Anzahl GX-IOs besitzen und daher die GX-TX-Päärchen nach hinten in die dritte und vierte Reihe geschoben wurde.

So schauts bei mir auch aus...

...und da hab ich auch gute Hoffnung.

Beim RAM setze ich auf SOIC, sollte weniger Kopfschmerzen geben.

Das wird mir auch gerade zum Problem. Selbst wenn ich das innerhalb der einen VCC-Layer entflochten bekomme, dürften die Impedanzen übel werden - beim Cyclone IV vermutlich noch kritischer als beim IIer.

Gruß, Michael.

Und ich hatte Abblockkondensatoren (vermutlich 0603) auf der Lötseite zwischen den VIAS platziert.

ich ein Raster vom 0.125mm verwendet.

Bei denen haben wir letztens PCBs machen lassen - 100um, 6 Lagen, spezieller Lagenaufbau und impedanzkontrolliert.

Hat wunderbar funktioniert, ist dann aber eine andere Preisklasse. Wobei: unter 100um wird es irgendwann richtig teuer.

Klingt nicht verkehrt.

cu Michael

Nein - das zieht die Lötpaste weg in die Löcher, das ginge höchstens als Notlösung bei Handbestückung. Haben die vielleicht plugged vias?

cu Michael

Moin!

Ich auch schon, bei 10 Eurokarten doppelseitig waren sie damals deutlich günstiger als PCB-Pool. Da hat mich HAL aber auch nicht gejuckt.

Gruß, Michael.

Moin!

Ich versuch heut ein Foto zu machen. Ein Kondensator steht als Grabstein, da kann man also schön drunterschauen.

Gruß, Michael.

Michael Eggert schrieb:

Mahlzeit,

Die Kante des Bohrloches ist aus zwei Gründen besonderer Belastung augesetzt. Zunächst ist das Kupfer dort dünner als auf der Oberfläche. Das kommt, weil die Kante durch das Entgraten und Mikroätzen vor dem Resist laminieren verrundet wird. Zweitens wird diese Stelle bei Temperatur- änderung in zwei Richtungen belastet; einmal längs des Leiterzuges, und einmal längs des Bohrlochs. Das Letzt- genannte entfällt bei ungebohrten Pads. Wenn nun kein Restring vorhanden ist, dann muß das schmale Segment mit der Leiterzuganbindung die Spannung aushalten, wo sonst rund um die Bohrung noch Kupfer liegt. Um dieses Segment zu verbreitern, setzt man Teardrops.

Da werden die Vias gepluggt und ordentliche SMD-Pads drauf sein.

Ronald.

Moin!

Hm, bei Handbestückung müsste man ja auch Lotpaste in die Löcher rakeln können...

Kann ich nicht bestätigen. Hab den Grabstein mal abgelötet:

Mit einem dünnen Draht komme ich etwa um die halbe Platinenstärke in die Löcher rein.

Gruß, Michael.

Moin!

Achso, jetzt hab ichs verstanden. Ich hatte nach PCB + Teardrops gesucht und das erste Ergebnis so verstanden, daß es um den Übergang zwischen Leiterbahn und Pad/Restring mit spitzen Ecken ginge. Daher die Fehlinterpretation.

Negativ. Siehe meine Antwort an Michael S.

Nächste dumme Frage:

Meine BGA-Pads sind wie von Altera empfohlen Non Solder Mask Defined (der Lötstop überdeckt also nicht die Pad-Kante, sondern die Pads sind von Lötstop freigestellt). Das bedeutet aber, daß durch den fertigungsbedingten "Sicherheitsabstand" zwischen Lötstop und Pad auch das letzte Strückchen Leiterbahn vorm Pad zwangsläufig blank liegt.

Gibt es nun unangenehme Folgen beim Reflow-Prozess, wenn die Leiterbahn zu breit ist? Bzw. gibt es eine Faustformel für eine sinnvolle Leiterbahnbreite am Übergang zum Pad?

Dank und Gruß, Michael.

Michael Eggert :

Da würde ich mich an den "Thermals" orientieren. Thermals werden gesetzt, wenn ein Pad an ein Polyon (Massefläche) angebunden wird. Man merkt schon das selbst so ein Thermal (i.a. 4 Leiterzüge in alle 4 Himmelsrichtungen) Wärme beim Löten abzieht - das ist aber viel weniger, als wenn das Pad voll in die Massefläche integriert ist.

M.

Am 10.08.2012 11:03, schrieb Matthias Weingart:

Wir haben bei uns Platinen wo aus Gründen Wärmeabfuhr und der möglichst gleichmäßigen Wärmeverteilung bedrahtete Widerstände in einer vollen Fläche sitzen. Wenn ich die Löten muss dann hohl ich auch immer das große Brateisen raus. Mit dem normalen Lötkolben müsste ich da gut 20 Sekunden draufhalten eh da überhaupt das Zinn anfängt zu schmelzen.

Thorsten