Platinenlayout - Designrichtlininen

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Hallo!

Gibt es im Netz zum Nachlesen irgendwelche Aneitungen wie man Platinen
designed?

Bisher habe ich immer irgendwie die Bauteile schön plaziert. Mit
irgendwelchen Signalen oder nachliegenden Verbindungen angefangen.
Dann den Rest verbunden, gegebenfalls so plaziert und umgerückt und
geführt dass die Brücken ein Minimum werden. Und wenn schon einen
Brück dann dass andere Signal ebenfalls durchgeführt. Auch wenn es ein
Umweg ist.
Ich finde zwar dass die Platinen nicht schlecht sind, aber bestimmt
nicht ideal. (früher Bleistift und Corel, jetzt eagle).

Zwei Beispiele um zu illustrieren was ich z.B. meine:
Zwischen den Punkten (==Vias) Brücken.

1 a)
              |
              o
----------------------------
              o
              |
              o
----------------------------
              o
              |

oder so:
1 b)


              |
              |
-----------   |   -----------
           |  |  |
           |  o  |
            -----
----------------------------
              o
              |

2a)

------------  |  ------------
|          |  |  |          |
|          |  |  |          |
|         o|  |  |o         |
|          |  |  |          |
|          |  |  |          |
|          |  |  |          |
------------  |  ------------

Also beide Masseflächen mit Brücke verbunden.
oder
2b)

------------  |  ------------
|          |  |  |          |
|          |  o  |          |
|          ------|          |
|                           |
|                           |
|          ------           |
|          |  o  |          |
------------  |  ------------


Also möglichst GND-Fläche zusammenlassen und Signale überbrücken.

Wann ist was besser. Es ist klar, dass für viele Fälle es egal ist.
Aber irgendwelche Richtlininen wären nett.
Zum Beispiel habe ich bei einer digital Audioschaltung viele kleinere
Masseflächen und Flächchen die Untereinander gebrückt sind. Ist das ok
so?
Alles einseitige Platine.

Wie verwuschtelt und serpentinenartig darfs denn werden um
Brückenanzahl und Platz zu minimieren. Ohne unter bestimmte
Leiterbreite und Abstand zu gehen.
(begrenzte Auflösung bei Belichtungslayout printen mit epson auf
Papier, meine persönliche Idealvorlage)

Re: Platinenlayout - Designrichtlininen
Quoted text here. Click to load it
Ja, da die nicht mehr online verfuegbar sind, ist das Kapitel

F.6.4. Layout

der d.s.e. FAQ inzwischen etwas mager:

Siehe "grounding in mixed signal systems" in "mixed-signal and DSP design
techiques" section 10 von  http://www.analog.com/ "Training and Events"
um etwas über korrektes Leiterplattenlayout zu erfahren.

Hmmm. Hab selbst keine besseren Dokumentenlinks mehr.
--
Manfred Winterhoff, reply-to invalid, use mawin at gmx.net
homepage: http://www.geocities.com/mwinterhoff /
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Re: Platinenlayout - Designrichtlininen
: Hallo Andreas!

:> Hier sieht man eine Totsünde und ein potentielles Problem

: [...]

:> Alle Klarheiten beseitigt?

: Nicht ganz...

: Also Versorgungsleitungen immer sternförmig und so kurz wie möglich?
: Im Prinzip ist es ja klar, aber war immer eher so "nice to have"...

: Aber nochmal zu den Block-Kondensatoren. Ich kann keinen Unterschied zwischen:
<Bild 1 und 2 entfernt>

: erkennen. Oder was hast du gemeint?
: Klar ist so nahe wie möglich am IC und das sind sie ja auch.

Fuer reine Digitalschaltungen sind beide Bilder gleichwertig. Aber in Fall 1
werden mehr Stoerungen in die Versorgungsspannung eingespeist. Zuleitung und
Kondensator wirken als LC Filter zwischen Versorgung ind IC. Dass kann bei
geschicht Digital/Analogen Schaltungen wichtig sein.

Bye
--
Uwe Bonnes                 snipped-for-privacy@elektron.ikp.physik.tu-darmstadt.de

Institut fuer Kernphysik  Schlossgartenstrasse 9  64289 Darmstadt
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Re: Platinenlayout - Designrichtlininen

|> Fuer reine Digitalschaltungen sind beide Bilder gleichwertig. Aber in Fall 1
|> werden mehr Stoerungen in die Versorgungsspannung eingespeist. Zuleitung und
|> Kondensator wirken als LC Filter zwischen Versorgung ind IC. Dass kann bei
|> geschicht Digital/Analogen Schaltungen wichtig sein.

Und nachdem auf dem besagten ADAT<->SPDIF Board in den Chips einige PLLs werkeln,
zählt das wohl zu letzterer Gattung...

--
         Georg Acher, snipped-for-privacy@in.tum.de
         http://wwwbode.in.tum.de/~acher
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