Logiksignale vergleichen

...und zwar auf Identität innerhalb eines Zeitfensters. Bisher habe ich das mit XOR-Gattern und RC-Gliedern mit nachfolgenden Komparatoren gelöst. Für periodische Signale habe ich durch die Spannung über dem C eine direkte Darstellung der zeitlichen Differenz der Signale. Es geht nur darum festzustellen, ob eine reale Schaltung sich einem Modell (physisch oder in Form eines PLDs) zeitlich hinreichend ähnlich verhält.

Nun suche ich nach einer digitalen Lösung, vor allem, weil die Signale künftig nicht zwingend periodisch sind. Das hiesse dann schnellere Komparatoren an den RC-Gliedern, um bei seltenen Events die Einhaltung der timing constraints - oder eben was Digitales. Bei relevanten Differenze im unteren zweistelligen ns-Bereich will mir dazu aber nichts einfallen.

Reply to
Stefan Huebner
Loading thread data ...

Ja wenn sie schnell genug sind. Mein Relikt kommt auf 200MHz Abtastrate, das ist schon mal ok, aber groß, unhandlich oder teuer (wenns ein neuer sein muss). Mir schwebt schon etwas vor, was mit kaufbaren Bauteilen auf einfach Euro passt bei 16-20 Kanälen.

Reply to
Stefan Huebner

Was ist denn an zweistelligen nsec so knifflig? Da kann man ja zwischen den Takten noch Kaffee holen :-)

Wenn es unbedingt digital sein muss bliebe noch der "inverse" Runt Pulser Trigger. Wobei das Runt Kriterium hier zeitlich ist und nicht die Amplitude, und man Runt Pulse rauswirft und der Alarm nur angeht wenn es mehr als ein Runt war. Also z.B. liefe ein schneller Zaehler, paar hundert MHz. Dieser wird getriggert sobald digital Ungleichheit herrscht. Wenn er, sagen wir, nur 7 oder weniger Taktzyklen laeuft und dann zurueckgesetzt wird weil die Signale wieder gleich sind gibt es keinen Alarm. Wenn er aber auf 8 (Ueberlauf) geht gibt es Alarm. Mit genuegend Granularitaet kann der asynchron zum Datenstrom laufen.

Das kann man jetzt beliebig auf andere Kriterien erweitern. Z.B. Kumulieren ohne Event-Ruecksetzen (in der letzten Sekunde sind 130 Ungleichheitstakte reingekommen) oder Kumulieren mit jeweiligem Ruecksetzen (Alarm nur wenn der Ueberlauf mehr als x-mal pro Sekunde vorkam). Oder eine Kombination davon mit Wichtungen.

Sorry fuer Denglisch, ein paar der Ausdruecke weiss ich nicht in Deutsch.

--
Gruesse, Joerg 

http://www.analogconsultants.com/
Reply to
Joerg

...und zwar auf Identität innerhalb eines Zeitfensters.

Logikanalysatoren sollten das können.

Saludos (an alle Vernünftigen, Rest sh. sig) Wolfgang

--
Wolfgang Allinger, anerkannter Trollallergiker :) reply Adresse gesetzt! 
Ich diskutiere zukünftig weniger mit Idioten, denn sie ziehen mich auf 
ihr Niveau herunter und schlagen mich dort mit ihrer Erfahrung! :p 
(lt. alter usenet Weisheit)
Reply to
Wolfgang Allinger

200MHz Abtastrate sollte mit aktuellen CPLD/FPGA überhaupt kein Thema sein: vorne ein ausreichend schnelles XOR, dahinter auswerten - notfalls erstmal auf n bit Breite bei reduzierter Abtastrate reduzieren.

Bei Bausteinen mit SERDES-Block könnte man evtl. den benutzen - sofern man den transparent (ohne 10B/8B-Kodierung o.ä.) betreiben kann, dann sollte auch deutlich über 1GHz Abtastrate machbar sein.

Die Frage ist eher, *wie* Du die Auswertung machen willst: "wie gleich" müssen die zu vergleichenden Signale sein, d.h. was für Abweichungen sollen toleriert werden? Reicht jeweils ein Zähler, der die Takte "gleich" und "ungleich" zählt, oder kommt es noch auf die Längen an?

cu Michael

Reply to
Michael Schwingen

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.