Frage zur Serienterminierung

Es gibt genügend kurze ApplicationNotes. Z.B.

Die dort zitierte ausführliche ( 21 Seiten ) von Cypress gibts anscheinend nichtmehr online, kann ich aber bei Bedarf scannen.

Bis 30cm funktionieren 74HC-Schaltungen ( "30MHz max" ) noch nicht als transmission line. Wenn man also 6502 auf Doppeleuro fädelt hat man noch kein Problem ohne Terminierung.

Wen man mit Terminierungen anfängt: es wird ziemlich empirisch, da man im Gegensatz zu Koax bei twisted wire oder Leiterplatten keine kontrollierte Impdanz hat. Und auch die Ausgangsimpedanz des ICs nicht immer im Datenblatt steht.

MfG JRD

... bei Cypress ( die ohnehin eine furchtbare webseite haben ). Aber was gut ist überlebt halt:

MfG JRD

Hallo Thomas,

Johnson, Graham: "High Speed Digital Design, A Handbook of Black Magic". Um die $50, fuer schnelle digitale Designs beinahe unentbehrlich.

AC Terminierung ist mein Favorit. Es ist auch vom Energieverbrauch die beste.

Ohne Terminierung geht bei groesseren Entfernungen so etliches in die Hose.

Gruesse, Joerg

amazon.de : 67 - 87 EUR

:

74 - 95 EUR deutsche Antiquariate 12 - 23 EUR Indien/Hongkong/Singapur 23 - ... EUR USA ebay.com: $19 - $80 Für USA kommen zwar noch wenigstens $9 Porto dazu aber wenn man unter ca. 22 EUR Warenwert bleibt keine Einfuhrumsatzsteuer. Lieferung kann natürlich >4 Wochen dauern. US-Antiquariate & US-ebay rechnen sich bei Fachbüchern recht gut, soweit sie PayPal haben was Zahlung vereinfacht.

MfG JRD

Hallo Rafael,

Ich hatte es sofort nach Erscheinen gekauft, ist also schon etwas her.

Von Europa aus hatte ich die meisten Fachbuecher ueber IEEE bestellt. Da gab es Mitgliedsrabatt. In manchen Jahren kam mehr Rabatt heraus als die Mitgliedsgebuehr. Ab und zu ging es auch direkt ueber die Verlage.

Gruesse, Joerg

Das PDF ist wirklich sehr gut. Danke dafür! :-)

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Mfg
Thomas Pototschnig
www.oxed.de

Laut dem Cypress-PDF ist der einzige Nachteil (gegenüber den anderen Varianten), dass AC-Terminierung 2 Bauteile statt 1 braucht.

Besonders interessant finde ich ja das hier bezogen auf die Serienterminierung:

Faszinierend :-)

--
Mfg
Thomas Pototschnig
www.oxed.de

Hallo Thomas,

Braucht die Thevenin 220/330 Ohm Terminierung auch. Im Gegesatz zur AC Terminierung kann sie allerdings einer Packeisbildung auf Motherboards effizient entgegenwirken ;-)

Sie haetten dazu sagen sollen "inputs of fast devices". Serienterminierung hat entscheidende Nachteile, wie eben diesen. Wenn das ein Takt waere und man ein flottes IC irgendwo in der Mitte dranhaengt, dann kann dessen Takteingang das Flattern anfangen, wenn auch nur fuer ein paar nsec. Was der IC dann daraus macht, ist wie bei den Lottozahlen vor der Ziehung.

Fuer die Taktverteilung bietet sich das alte Konzept der Hausantennenverteilung an. Je eine Leitung versorgte, sagen wir mal, fuenf untereinanderliegende Wohnungen. Oben wurde +26dB verstaerkt und in jedem Wohnzimmer wir mit eine losen Kopplung (-20dB) abgenommen. Am Ende sass dann der Abschlusswiderstand. In der Digitaltechnik kann man das Prinzip minus der Vorverstaerkung mit Transistoren umsetzen, die dafuer sorgen, dass pro Zapfpunkt nicht die vollen 5pF-10pF pro Takteingang zu Buche schlagen. Also habe ich da oft Transistoren drin, zum Beispiel den guten alten Teutonen BFS17. Beim Design Review ruft das allerdings Kommentare wie "Igittigitt" hervor. Oder auch schon mal "What's that thingie with the three pins and the arrow on one of them?".

Gruesse, Joerg

Für solche Fälle gibt es ja die diversen Zero-Delay-Clock-Buffer. Sicher etwas teurer als die BFS17-Variante, spätestens bei 4 Ausgängen aber platzsparender und von den Pegeln "kompatibler". Ich könnte mir auch vorstellen, dass der Skew kleiner ist.

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         Georg Acher, acher@in.tum.de
         http://www.lrr.in.tum.de/~acher
         "Oh no, not again !" The bowl of petunias

Hallo Georg,

und

Mit Boutique Chips im Clock Bereich habe ich Kunden schlechte Erfahrungen machen sehen. Da gab es suendhaft teure, bei denen man den Skew programmieren konnte. Die rauschten in Sachen Phase Noise aber wie ein Wasserklosett. Am Ende warf ich das alles aus dem Design heraus.

BFS17 und dergleichen haben neben der Tatsache, dass sie nur Pfennige kosten, den Vorteil, dass man sie direkt vor Ort setzen kann. So einen Clock Buffer kann man ja nicht vierteilen. Jedenfalls funktioniert er danach nicht mehr ;-)

Gruesse, Joerg

|> Mit Boutique Chips im Clock Bereich habe ich Kunden schlechte |> Erfahrungen machen sehen. Da gab es suendhaft teure, bei denen man den |> Skew programmieren konnte. Die rauschten in Sachen Phase Noise aber wie |> ein Wasserklosett. Am Ende warf ich das alles aus dem Design heraus.

Kommt sicher auf die Anwendung an. Bei Messtechnik, ADC/DAC sind die PLL-Varianten wohl nicht so toll, aber bei Taktverteilung für PCI, SDRAM, etc. besser. Auch deshalb, weil der Skew der vielen Takte kontrollierbar bleibt. Synchrone Schaltungen sind ja sonst pflegeleicht, aber dafür muss man den Takt richtig liebevoll hegen und pflegen...

|> BFS17 und dergleichen haben neben der Tatsache, dass sie nur Pfennige |> kosten, den Vorteil, dass man sie direkt vor Ort setzen kann. So einen |> Clock Buffer kann man ja nicht vierteilen. Jedenfalls funktioniert er |> danach nicht mehr ;-)

Die Idee bei den Buffer Chips ist ja, dass sie zentral sitzen können und eine Quelle n*mal verteilen. Tw. gibts die ja auch mit Feedbackeingängen, sodass unterschiedliche Belastungen ausgeglichen werden. Mach das mal mit BFS17 ;-)

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         Georg Acher, acher@in.tum.de
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Hallo Georg,

Die Hege und Pflege des Taktes ist nicht nur bei Konzertmeistern eine wueschenswerte Tugend ;-)

Da kann man ja gleich normale dicke Treiber nehmen, wenn man eh eine

12-spurige Autobahn verlegen muss.

Alles schon gemacht. Der Pfiff ist, das alles vorher auszutuefteln und nicht hinterher die Chose hinbiegen muessen. Transistoren sorgen dafuer, dass die Belastungen gut vorhersehbar bleiben. Der Chip kann je nach Hersteller und Charge unterschiedlich sein, aber nun haengt er ja nicht mehr direkt an der Leitung.

Wir haben auch schon mal Taktleitungen im Meander verlegt, damit das Timing stimmte. "Bist wohl diesen Winter zuviel Ski gefahren", hiess es da oft, wenn sich einer das Layout ansah.

Gruesse, Joerg

Versteh ich das richtig? Ihr vervielfacht einen Takt, der dann Sternförmig vom Buffer zu den ganzen Bautsteinen geht? Also einen Takt quer über die Platine von einem Bautstein zum nächsten usw ist also eine schlechte Idee? Und einen kleinen Skew muss der Buffer haben, damit dann z.B. 2 FPGAs trotzdem noch richtig synchron arbeiten? Oder hab ich das falsch verstanden?

--
Mfg
Thomas Pototschnig
www.oxed.de

JSA 1.0.

Oder anders gesagt: es kommt auf den Takt an. Aber wenn die Platine im Verhältnis zur Wellenlänge groß genug wird, dann handelst Du Dir mit solchen Ketten recht schnell Laufzeitprobleme ein. Der Skew am Treiber kann dann unterschiedliche Aufgaben haben: Ausgleich der Signallaufzeiten auf der Platine, Ausgleich der Laufzeiten in den ICs - oder auch nur, wenn's denn paßt, um einen halben Takt in der Verarbeitungszeit rauszukitzeln, wenn die Signale vom einen zum nächsten Chip übergeben werden.

'Groß genug' kann schon bei 40 MHz sein, wenn Du bei einem 20 cm langen Bus nur noch 1 (berechnete) ns zwischen der maximalen Verzögerung des Treibers und der minimalen Setup-Zeit des Empfängers übrig hast.

Gruß Markus

Ja, aber bei Sternverteilung an jeweils nur ein Ziel tut man sich mit der Terminierung viel leichter und mit den PLL-Buffern hat man keine Taktverschiebung dabei. Es hilft einem ja nichts, wenn man den Takt zwar sauber zum Ziel bekommt, der aber dann wegen Treiberverzögerung gegenüber den Daten 4ns zu spät ist. Insbesondere in der Rückrichtung wird das dann übel...

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         Georg Acher, acher@in.tum.de
         http://www.lrr.in.tum.de/~acher
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Hallo Georg,

Taktverschiebung

bekommt,

Ich schicke dann immer alle Taktsignale ueber Treiber. Leitungslaengen werden ausgeglichen, z.B. per Meander. Gewollte Verzoegerungen kann man in kleinem Rahmen auch per LC machen. Das ist billiger.

Gruesse, Joerg

Hallo Thomas,

Bei sehr schnellen Schaltungen, ja.

Taktabnahme entlang einer Leitung ist auch eine Moeglichkeit. Du musst dann aber die Signalverzoegerungen berechnen, die pro Zentimeter auftreten. Da hilft oft ein Spreadsheet. Ich verwende eine Database dafuer, ist aber Geschmackssache.

Skew wird oft mit Chips gemacht. Man sollte aber LC Loesungen nicht verachten. Die werden nicht so schnell abgekuendigt und kosten weniger ;-)

Gruesse, Joerg

Taktverschiebung

bekommt,

Das hilft aber nichts, wenn ein Chip den Systemtakt erzeugt *und* auch noch Daten synchron dazu. Eingebettete CPUs machen sowas gerne.

Bei den Adress/Datenbussen bräuchte man für die Takte aber negative Verzögerungen. Die anderen Signalleitungen kann man nicht verzögern, weil sonst die Rückrichtung Device->CPU nicht mehr klappt. Und eine Taktverzögerung per Transmissionline mit einer fast ganzen Periode nimmt zB. bei PCI(-X) etwas zuviel Platinenfläche weg ;-) Aber wie gesagt, ich spreche nur von reinen Digitalschaltungen mit Bussen, Speicher und so. Im Analog oder Mixed-Signal-Bereich mag das völlig anders aussehen.

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         Georg Acher, acher@in.tum.de
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Hallo Georg,

Daten

Dann waere aber das interne Design dieses Chip, wie die Mediziner sagen, suboptimal ;-)

zuviel

Da hilft tatsaechlich nur PLL. Oder gepufferte asynchrone Uebertragung.

Gruesse, Joerg