Sul layout con mosfet

Ciao,

chiedo qualche consiglio per migliorare una parte di layout di una scheda. Questo il dettaglio:

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Il componente in mezzo è un classico ULN2003 che comanda i mosfet in basso. Il comando è un PWM attorno ai 25 kHz, mentre i carichi sono a

12V e assorbono qualche Ampere. Sia resistivi che induttivi.

A destra in alto si intravede il regolatore a +3V3 e l'area all'estrema destra (lato top) che si innesta su quella inferiore tramite i due jumper a saldare in parallelo è il +12V e proviene dalla batteria (in mezzo c'è solo un fusibile).

Il lato bottom della scheda è tutto GND così come anche il lato TOP, al di fuori della zona dei mosfet. Ho però inserito un'interruzione del piano di 0V dall'estrema sinistra (subito sopra i mosfet) fino all'ultimo di destra, cioè fino a quando si ricongiunge con il piano di GND proveniente dall'alimentatore.

In altre parole, l'alimentazione di potenza (+12V e 0V) arriva lungo il bordo destro della scheda con tracce larghe (in realtà sono aree).

Bene, quale è il problema?

Che quando vengono commutati carichi importanti di qualche A, vengono replicati i "disturbi" PWM sull'alimentazione (ampiezza di quasi 200 mV). Inizialmente non avevo previsto l'interruzione del piano di GND e addirittura ne risentivano anche le altre sezioni della scheda più in alto (non visibili nell'immagine).

Spezzando il piano di GND e obbligando quindi la corrente a richiudersi verso l'alimentatore la situazione è migliorata. Non è però risolta in quanto appunto si notano impulsi spurii quando ci sono più carichi accesi e uno di essi ha un comando modulato.

Riassunto delle domande:

1) Cosa dovrei fare per migliorare o risolvere?

2) Il comando dei mosfet avviene tramite l'ULN2003 con una R da di pull-up sul gate da 1k (inizialmente i carichi erano piccoli). Ora però ho il problema che mosfet con bassa RDSon hanno un'alta capacità di gate e quando l'ULN si apre il mosfet si accende troppo lentamente. Come posso realizzare un driver migliore senza utilizzare qualcosa di costoso?

3) Il web è pieno di application note sui problemi relativi al layout, al grounding ecc... e spesso anche qui girano link interessanti. Esiste però un testo che affronti in maniera organica tutti gli aspetti di progettazione dei PCB (e relative tecniche circuitali) senza dover saltare qua e là?

Grazie mille! Marco

Reply to
Marco Trapanese
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"Marco Trapanese" ha scritto nel messaggio news:i2n9gt$ci1$ snipped-for-privacy@tdi.cu.mi.it...

ciao

1 aumenta la clearance di quelle PIAZZE :-) di massa PowGND dalle altre piste stessa sezione, e anche vs i piani di massa DigGND 2 se le togli completamente le PGND e anche meglio stesso dicasi per quello che sembra un alimentatore della sezione digitale a cui metterei un bel Restrict per congiungerlo inun solo punto con il resto del circuito dig e pow.

3 aumenta la distanza tra i due compo dietro i mosfet che sono troppo vicini.

se facevi una grabbata con top e bottom separati era anche meglio capibile dove accoppia e con cosa il disturbo da te rilevato, ma a occhio direi che hai troppe capacita con i piani di massa

ciao S B

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Salvatore B

Marco Trapanese ha scritto:

).

Intanto direi elettrolitici *ultra low esr* vicinissimi alle=20 alimentazioni dei mos

=20

ate=20

o?

Se il comando attuale e' una R da 1k, allora gia' con l'uscita di un=20 ne555 sei a cavallo... lo usi come semplice squadratore, pin 2 e 6=20 assieme sono l'ingresso e il 3 l'uscita, con una piccola R di qualche 10 =

ohm verso il gate.

ciao Claudio_F

Reply to
Claudio_F

"Claudio_F" ha scritto nel messaggio news:4c507ab2$0$40279$ snipped-for-privacy@reader2.news.tin.it... Marco Trapanese ha scritto:

Non sarebbe più semplice utilizzare una coppia PNP/NPN come amplificatori di corrente (a valle dell'ULN)?

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Stefano

Il 27/07/2010 23.50, Salvatore B ha scritto:

Ok!

Ah ecco, quindi meglio piste grosse di GND invece che le aree piene?

Parliamo sempre degli 0V, giusto?

Quei due componenti sono la R di pull-up sul gate e la predisposizione per una R di alto valore in uscita. Dici che possono dare fastidio così vicini?

Sorry, pensavo fosse meglio così. La prossima volta provvedo!

Ok, grazie dei suggerimenti! Marco

Reply to
Marco Trapanese

Il 28/07/2010 20.45, Claudio_F ha scritto:

Bene, dovendo contenere i costi potrebbero essere sufficienti un paio? Uno all'inizio e uno alla fine della "fila"?

Il comando è così composto:

- uscita PWM a 3.3V

- ULN2003

- collettore dell'ULN al gate con R di pull-up a 12V da 1k

, allora gia' con l'uscita di un

Ok, però vorrei evitare di usare 6 NE555.... non esiste un qualcosa di simile all'ULN ma con uscita push-pull?

Marco

Reply to
Marco Trapanese

Il 28/07/2010 21.33, Stefano ha scritto:

Li ho utilizzati su un'altra scheda, ma vorrei evitare di montare 12 transistor... Se non c'è una soluzione integrata farò così, ma mi pare strano che faccia tutto lui. Del resto dovrebbe essere un problema abbastanza comune.

Ciao e grazie anche a te! Marco

Reply to
Marco Trapanese

Marco Trapanese ha scritto:

i=20

Basterebbero 3 NE556, pero' i 3,3V complicano la cosa perche' servono=20 sempre 6 transistor per traslare il livello... cioe' occorre in ogni=20 caso l'ULN con a valle qualcosa in piu'...

Come ti sembra questo pull-up attivo?

[FIDOCAD] RV 35 80 65 135 MC 45 100 0 0 280 MC 75 80 0 0 300 MC 90 90 2 0 200 MC 75 65 1 0 080 LI 75 90 75 75 LI 90 60 90 70 LI 75 65 75 60 LI 75 60 90 60 SA 75 80 SA 75 90 MC 90 60 3 0 010 SA 90 60 SA 90 90 TY 40 75 5 3 0 0 0 * ULN... LI 60 90 105 90 TY 105 85 5 3 0 0 0 * al gate
Reply to
Claudio_F
[...]

Concordo pienamente con con Claudio_F: in commutazione ottimi condensatori di by-pass sono d'obbligo. Il fatto che il problema si verifichi con alte correnti lascia presumere che gli accoppiamenti indesiderati siano di natura induttiva (oltre che resistiva).. Oltre agli elettrolitici, aggiungerei in parallelo qualche ceramico per minimizzare le emissioni RF.

-- M.

Reply to
maestrale1971

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