Witam,
W celach edukacyjnych bawiê siê pakietem Altium Designer i dziergam prosty projekcik. Piszê sobiê bibliotekê ("package") z procedurami i funkcjami. Chcia³bym aby grupy funkcji wo³aæ w okre¶lonym kontek¶cie. W jêzykach programowania (np. C) mo¿na to zrobiæ przekazuj±c jako parametr zmienn± lub strukturê zawieraj±c± stosowne informacje. Przekazanie zmiennej do funkcji w VHDL-u nie sprawia mi problemu, ale czy istnieje tu byt analogiczny do struktury C/C++? Chodzi mi o mo¿liwo¶æ zgrupowania zmiennych / sygna³ów pod jedn± nazw±.
Pawe³