Spannung bei LP2951 digital einstellen?

Hallo Joerg,

Du schriebst am Mon, 19 Jan 2015 07:47:38 -0800:

stehen,

ng ...

Naja, wenn Bereich (Fein) < Stufe (Grob) wird, halt. Naja, dann eben nicht.

?re ham.

[32-Bit uC]

och sicher noch sowas wie ein "Signal Coprocessor" dabei? Einen ARM als DSP zu

e auch

gibts schon welche um 1$ rum.

men den

ze ...

"Fett" von Dir aus gesehen wohl. Aber bei LT kenne ich wenigstens einen

rchaus

...

hat

uch

?hnlichen Anforderungen auch erfolgen.

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Sieghard Schicktanz
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Hallo Gerrit,

Du schriebst am Mon, 19 Jan 2015 18:24:37 +0100:

auch MIPS). ...

...

...

Hmm - ein Prozessor mit 0 "Cores"? Lustig...

Naja, Microchip scheint MIPS ja gekauft zu haben, die MIPS-Website

r von

ich die "MipsInstructionSetReference.pdf" jetzt letztlich gefunden habe, kann ich momentan garnichtmehr rekonstruieren.)

^#?

zwei

ichen direkt von anderen chinesischen Firmen verbaut, die solche Dinger wie Dein WLAN-Gateway bauen.

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Sieghard Schicktanz

Hallo Michael,

Du schriebst am 19 Jan 2015 11:34:57 -0000:

Leider (?) nicht, der ist noch zu neu. Den kennen die Hersteller der Chips scheint's selber noch nicht gut genug...

haben AFAIK auch Designs mit dem Prozessor. ARM selber wird da eher weniger eine gute Quelle sein, die liefern ja nur die Architektur. Latenzen definiert aber die Implementierung in Hardware.

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Sieghard Schicktanz

Wo soll denn da eine Luecke sein?

Da gibt's ja auch noch keinen Burger King, kann allerdings nicht mehr lange dauern :-)

Geht kaum anders. DSP lecken oft DC wie Sau, haben viele House-Keeping Funktionen nicht, und vor allem findet man keine lokalen Programmierer dafuer. Fuer den uC fand ich einen, wo ich in 45 Minuiten mit dem Fahrrad hinkomme (jedoch nur mit einem Mountain Bike).

Rennen nicht, aber Strasse schon, weil das den unbefestigten Teil besser aushaelt. Besonders die Bremsen. Allerdings sind die Betriebskosten pro Kilometer mehr als doppelt so hoch wie bei normalen Fahrraedern.

Das waere in meinem Fall wie der Versuch, einen Zweitonnen-Anhaenger per Fiat 500 durch die Alpen zu ziehen.

Fett wird das bei Consultants dadurch, dass deren Design-Entscheidungen oft endgueltig sind. Da wird spaeter 10-20 Jahre nichts mehr dran gedreht, nur noch produziert. Ein Geraetchen feiert gerade den Zwanzigsten und ein Ende der Produktion ist nicht abzusehen.

Ausser bei AD und Cypress wuesste ich keine Firma, wo Prozessor-Support ausnehmend gut waere.

--
Gruesse, Joerg 

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Joerg

Am 19.01.2015 um 22:56 schrieb Joerg:

Sollte mit den 105 PS des neuen TwinAir gehen :-)

Butzo

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Klaus Butzmann

Es gitb schon versionen, mit denen das theoretisch geht.

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Gruesse, Joerg 

http://www.analogconsultants.com/
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Joerg

Laut Wikipedia gibt es Cortex-M0 schon seit 2009.

Auch beim STM32F030x4 finde ich im Datenblatt nichts zu diesem Thema.

Jein. Die Architektur liefert eine minimale Latenz und durch die

den Pins mit dem Takt synchronisiert werden).

Laut dieser Seite:

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anders als Cortex-M3 intern keine Harvard-Architektur, deswegen kann das

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Michael Baeuerle

Laut Wikipedia gibt es Cortex schon seit Adam und Eva :-)

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[...]
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SCNR, Joerg 

http://www.analogconsultants.com/
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Joerg

Nein, nicht 'cores' sondern 'core'. Also der erste und auch einzige Kern dieses SoC.

Gerrit

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Gerrit Heitsch

Hallo Joerg,

Du schriebst am Mon, 19 Jan 2015 13:56:06 -0800:

Stufe (Grob) [n]+ Bereich (Fein) < Stufe (Grob) [n+ 1].

, da ...

Da ich die beiden nicht kenne, kann ich nur sagen, ich kenne gar keine.

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Sieghard Schicktanz

Hallo Michael,

Du schriebst am 20 Jan 2015 11:48:15 -0000:

Ja, auf dem Papier der Markentiere. Dann kommt halt das Design der

gibt's erst, wenn die ersten Kunden eine Hardware-Implementierung fertiggebracht haben.

Interessant...

as es

Implementation. Je komplexer ein Prozessor wird, desto schlechter eignet

st,

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Sieghard Schicktanz

Waren.

cu Michael

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Michael Schwingen

Dann ist der Widerstand fuer "Bereich (Fein)" zu gross, der Bereich muss ueberlappen. Hatte ich doch schonmal beschrieben: Man laesst die Software erstmal grob durchtackern. Bei [n+1] merkt sie, dass sie ueber das Ziel raus ist, sie geht zurueck zu [n], und von da ab nur noch mit dem Port Pin fuer "Fein" weiter.

[...]
--
Gruesse, Joerg 

http://www.analogconsultants.com/
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Joerg

Joerg wrote on Wed, 15-01-21 02:55:

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Axel Berger

Bei Atmel habe ich auch nachgeschaut, dort gibt es aber scheinbar keine Cortex-M0, nur Cortex-M0+:

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Der Interrupt Controller scheint der gleiche zu sein und auch dort schweigt man zu Details (bzw. verweist auf das ARM Sheet das hier nicht weiterhilft).

Ja, bei einer Konstruktion die als Konkurrenz zu 8bit MCUs antreten

Caches haben die Cortex-M0 per Design keine. Und an Pipeline gibt es auch nur 3 Stufen fix (also keine Optionen bei der Implementierung).

Cortex CPUs pushen nicht alle Register auf den Stack, d.h. auch dort muss der Handler aufpassen den Zustand korrekt wiederherzustellen wenn er alle Register verwendet.

(bzw. mit maximal einem Takt Jitter). Dazu kann ein laufender Befehl,

sie lapidar ins Datasheet "low latency interrupt service", obwohl die

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Michael Baeuerle

Am 21.01.2015 um 13:31 schrieb Michael Baeuerle:

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--
Frank Buss, http://www.frank-buss.de 
C64 MIDI interface: http://www.frank-buss.de/kerberos/index.html
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Frank Buss

So wie ich es verstehe haben die Cortex-M0 immer den NVIC, nicht den VIC

intern Hardvard-Architektur haben und dort das Pushen der Register mit

kann beim M0 nicht der gleiche Interrupt-Controller verwendet werden.

Deswegen braucht man mit dem M0 16 Takte (statt der im Link genannten 12 beim VIC).

Offenbar kann man den NVIC aber auch mit einem M3-Core verheiraten:

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Zitat aus Kapitel 3.3: | | The Cortex-M3 has no FIQ input. (zumindest wenn er den NVIC verwendet)

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Michael Baeuerle

Am 21.01.2015 um 15:30 schrieb Michael Baeuerle:

Gut zu wissen, aber 16 Takte ist ja auch nicht die Welt. Die recht

weniger als eine Mikrosekunde Latenz. Besser als so mancher 8-Bitter.

--
Frank Buss, http://www.frank-buss.de 
C64 MIDI interface: http://www.frank-buss.de/kerberos/index.html
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Frank Buss

In einer Regelschleife? Warum? Sie muessen ueberlappen, wenn man sehr feine Granularitaet mechte. Denn unterhalb von 0.05% werden Widerstaende teuer.

Die Regelschleife darf dann nur nicht rein linear arbeiten, aber sowas ist im Zeitalter der Mikroprozessoren kein Thema mehr. Auch wenn das (leider) an den Unis in Regelungstechnik zu kurz kommt oder gar nicht gelehrt wird.

--
Gruesse, Joerg 

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Joerg

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