Leider (?) nicht, der ist noch zu neu. Den kennen die Hersteller der Chips scheint's selber noch nicht gut genug...
haben AFAIK auch Designs mit dem Prozessor. ARM selber wird da eher weniger eine gute Quelle sein, die liefern ja nur die Architektur. Latenzen definiert aber die Implementierung in Hardware.
Da gibt's ja auch noch keinen Burger King, kann allerdings nicht mehr lange dauern :-)
Geht kaum anders. DSP lecken oft DC wie Sau, haben viele House-Keeping Funktionen nicht, und vor allem findet man keine lokalen Programmierer dafuer. Fuer den uC fand ich einen, wo ich in 45 Minuiten mit dem Fahrrad hinkomme (jedoch nur mit einem Mountain Bike).
Rennen nicht, aber Strasse schon, weil das den unbefestigten Teil besser aushaelt. Besonders die Bremsen. Allerdings sind die Betriebskosten pro Kilometer mehr als doppelt so hoch wie bei normalen Fahrraedern.
Das waere in meinem Fall wie der Versuch, einen Zweitonnen-Anhaenger per Fiat 500 durch die Alpen zu ziehen.
Fett wird das bei Consultants dadurch, dass deren Design-Entscheidungen oft endgueltig sind. Da wird spaeter 10-20 Jahre nichts mehr dran gedreht, nur noch produziert. Ein Geraetchen feiert gerade den Zwanzigsten und ein Ende der Produktion ist nicht abzusehen.
Ausser bei AD und Cypress wuesste ich keine Firma, wo Prozessor-Support ausnehmend gut waere.
Dann ist der Widerstand fuer "Bereich (Fein)" zu gross, der Bereich muss ueberlappen. Hatte ich doch schonmal beschrieben: Man laesst die Software erstmal grob durchtackern. Bei [n+1] merkt sie, dass sie ueber das Ziel raus ist, sie geht zurueck zu [n], und von da ab nur noch mit dem Port Pin fuer "Fein" weiter.
Bei Atmel habe ich auch nachgeschaut, dort gibt es aber scheinbar keine Cortex-M0, nur Cortex-M0+:
formatting link
Der Interrupt Controller scheint der gleiche zu sein und auch dort schweigt man zu Details (bzw. verweist auf das ARM Sheet das hier nicht weiterhilft).
Ja, bei einer Konstruktion die als Konkurrenz zu 8bit MCUs antreten
Caches haben die Cortex-M0 per Design keine. Und an Pipeline gibt es auch nur 3 Stufen fix (also keine Optionen bei der Implementierung).
Cortex CPUs pushen nicht alle Register auf den Stack, d.h. auch dort muss der Handler aufpassen den Zustand korrekt wiederherzustellen wenn er alle Register verwendet.
(bzw. mit maximal einem Takt Jitter). Dazu kann ein laufender Befehl,
sie lapidar ins Datasheet "low latency interrupt service", obwohl die
In einer Regelschleife? Warum? Sie muessen ueberlappen, wenn man sehr feine Granularitaet mechte. Denn unterhalb von 0.05% werden Widerstaende teuer.
Die Regelschleife darf dann nur nicht rein linear arbeiten, aber sowas ist im Zeitalter der Mikroprozessoren kein Thema mehr. Auch wenn das (leider) an den Unis in Regelungstechnik zu kurz kommt oder gar nicht gelehrt wird.
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here.
All logos and trade names are the property of their respective owners.