Elektrischer Test bei Platinen

Thomas Pototschnig schrieb:

Stichwort: Flying Probe.

Zum Beispiel

Tilmann

Thomas Pototschnig schrieb:

Hallo,

das musst Du den Hersteller genauer fragen was er macht, es gibt da verschiedene Verfahren. Es wird entweder ein spezieller Nadelbrettadapter für Deine Platine gebaut oder es wird ein flying probe Tester benutzt der mit zwei beweglichen Nadlen alle Prüfpunkte anfährt, oder sogar vier für SMD Platinen, zwei oben und zwei und unten. Das Prüfprogramm kann aus einer Netzliste der Leiterplatte erzeugt werden oder man benutzt ein "Gutmuster", dann sind alle Platinen in dem Los ok, oder sie haben alle den gleichen Fehler. ;-) Die Prüfautomaten messen alle Netze auf Durchgang (alle Punkte die zu einem Netz gehören werden getestet ob sie verbunden sind) und alle Netze auf Isolation gegeneinander (Isolationswiderstand zwischen je zwei Netzen) Der spezielle Nadelbrettadapter ist wesentlich schneller bei grossen Losen, für sehr kleine Lose kann man den Aufwand zum Anfertigen des Nadelbrettadapters sparen wenn man den flying probe Tester benutzt der aber durch die mechanische Bewegung viel langsamer ist. Für den Nadelbrettadapter werden nur einfach zwei Führungsplatten mit dem gleichen Bohrprogramm wie die Leiterplatte gebohrt, SMD Pads müssen aber noch zusätzlich gebohrt werden. Dann werden die Prüfnadeln in die Führungsplatten von Hand eingesetzt. Die dazu benutzten Tester haben entsprechend viele Kontaktpunkte für die Prüfnadeln in einem Raster von z.B. 2,54 mm und einen riesigen Multiplexer für diese Tausende von möglichen Prüfpunkte.

Bye

Bei MultiPCB kann mann an allen SMD Pads mit dem Mikroskop einen Nadelabdruck sehen

Uwe Hercksen schrieb:

Frage ich mich auch zur Zeit. Auch PCB-Pool bietet das sogar für Prototypen an und ich werde ein absehbarer Zeit einen bestellen. Allerdings könnte ich da in Probleme laufen:

Was passiert, wenn der Entwickler zur Vereinfachung verschiedene Teilnetze erzeugt und durch ein "Node"-Bauteil (Zwei sich berührende SMD-Pads) elektrisch verbunden hat? Ein Kurzschluss ist da zwangsläufig drin.

CU, Christian

Die Netze werden aus der "Grafik" erzeugt, d.h. was alles über Kupfer verbunden sein sollte. Welche Elemente das im jeweiligen Layoutprogramm erzeugt haben, ist dabei egal. Selbst wenn es ein vom Layout-DRC unentdeckter Kurzschluss ist.

Georg Acher schrieb:

ist

Na, dann habe ich ja kein Problem. Das steht allerdings im Gegensatz zu Uwes Posting, nachdem das Textprogramm die zu testenden Verbindungen aus den Netzen generiert.

Von der Warte des Platinen-Herstellers ist es sicherlich besser, sich auf die "Grafik" zu beziehen.

CU, Christian

Gute EDA Programme können eine IPC-D-356 Datei erzeugen, aus welcher die Testdaten direkt generiert werden können, ansonsten: Grafik auswerten.

Gruß Oliver

Christian Treffler schrieb: ...

Wenn der Leiterplattenhersteller eine Gute AV hat, dann kann es passieren, dass Du gefragt wirst, ob das wirklich so sein soll.

Ansonsten halte ich so was für schlechtes Design. Dann lieber einen

Gruss Jochen