hallo , ich habe folgendes Problem bei der Realisierung einer ispGAL Schaltung. Programmierung in Abel-HDL.
Ich m=F6chte 3 FlipFLops gleichzeitig l=F6schen, und zwar asynchron! Das Signal, was am .ar Eingang anliegt ist aber zeitlich l=E4nger als ein clocksignal! Daher bleiben die Register zu lange auf 0, obwohl ich sie schon im n=E4chsten Takt wieder ben=F6tige! Hat jemand ne L=F6sung?!
Danke !
Flo
hallo , ich habe folgendes Problem bei der Realisierung einer ispGAL Schaltung. Programmierung in Abel-HDL.
Ich m=F6chte 3 FlipFLops gleichzeitig l=F6schen, und zwar asynchron! Das Signal, was am .ar Eingang anliegt ist aber zeitlich l=E4nger als ein clocksignal! Daher bleiben die Register zu lange auf 0, obwohl ich sie schon im n=E4chsten Takt wieder ben=F6tige! Hat jemand ne L=F6sung?!
Danke !
Flo
"Florian Toulouse" schrieb im Newsbeitrag news: snipped-for-privacy@f14g2000cwb.googlegroups.com...
Asynchrones Posten in Newsgroups ist schon uebel, Schreibe pro geposteter Frage einhundert mal: "Ich soll keine asynchronen Designs in CPLDs tun".
-- Manfred Winterhoff, reply-to invalid, use mawin at despammed.com homepage:
MaWin schrieb:
Hmmm..., 52 Zeichen * 600 + Header, das löscht der Newsserver wohl. Ansonsten gute Idee, sollt man glatt in die Charta aufnehemen.;-)
CNR, Dieter
Have something to add? Share your thoughts — no account required.
Ask the community — no account required