hallo , ich habe folgendes Problem bei der Realisierung einer ispGAL Schaltung. Programmierung in Abel-HDL.
Ich m=F6chte 3 FlipFLops gleichzeitig l=F6schen, und zwar asynchron! Das Signal, was am .ar Eingang anliegt ist aber zeitlich l=E4nger als ein clocksignal! Daher bleiben die Register zu lange auf 0, obwohl ich sie schon im n=E4chsten Takt wieder ben=F6tige! Hat jemand ne L=F6sung?!
Danke !
Flo