Czy mogę użyć dowolnego języka (Verilog lub Vhdl

Ogólnie nie. Zazwyczaj tak.

Producent może nie chcieć dostarczyć narzedzia syntezy do jakiegoś języka z sobie tylko znanych powodów. Lub może je kipesko wspierać.

Świat EDA jest znacznie bardziej idiotyczny. Tu wszystko jest silnie kompercyjne i pozamykane "w sobie".

Lenistwo, cele biznesowe, korporacyjność itp powody czasem powodują że jakiegś narzedzia nie znajdziesz i nie istnoeje darmowa alternatywa.

i jeszcze zapytać można o możliwość kompilacji z narysowanego schematu? czy np. Xilinx ISE, Altera max?

W dniu sobota, 24 czerwca 2017 17:13:01 UTC+2 użytkownik snipped-for-privacy@gmail.com napisał:

Możesz używać zarówno Veriloga jak i VHDL'a do implementacji logiki w układach FPGA Altera/Xilinx. Oczywiście wynik implementacji (kompilacji) będzie różny dla każdego z osobna, ale funkcjonalność kodu wynikowego będzie taka sama. To tak jakbyś kompilował ten sam kod źródłowy C na dwa różne procesory. Nie znaczy to jednak, że każdy kod który da się skompilować na pewną rodzinę układów FPGA np. Xilinxa, da się skompilować bez przeróbek na Alterę. Jeżeli opisujesz układ behawioralnie, to w zasadzie nie ma problemu z zamiennością kodu. Jeżeli jednak zastosujesz opis strukturalny, to mogą pojawić się problemy. Zarówno Xilinx jak i Altera dają w swoim środowisku projektowym generatory IP. Blok funkcjonalny wygenerowany przez takie narzędzie jest zbudowany z zasobów charakterystycznych dla danej rodziny i koniec. To tak jak wstawka assemblerowa w kod C, bądź kawałek jakiejś DLL'ki wstawionej w całościowy program w C. Jeżeli chodzi o system operacyjny bądź procesor komputera na jakim dokonujesz implementacji FPGA, to nie mają one absolutnie ŻADNEGO znaczenia.