verilog to vhdl

papatka snipped-for-privacy@papatka.null napisał(a):

Faktycznie masz problem i ten z przetlumaczeniem to pikuś z porównaniu...

No problem, zawsze chętnie pomagam kolegom z branży, którym nie chce sie zaglądać do książek.

function delta(input : in std_logic_vector) return std_logic_vector is variable result : std_logic_vector(7 downto 0); begin result := (input(6 downto 0) & '0') xor (X"1b" and (input(7) & input(7) & input(7) & input(7) & input(7) & input(7) & input(7) & input(7))); return result; end delta;

Korzystaj, na zdrowie :-DDDDDDDDDDD

W Webpack'u masz translator w każdą stronę języków VHDL/VERILOG/ABEL.

MH

In the darkest hour on Tue, 4 Mar 2008 20:15:34 +0100, papatka snipped-for-privacy@papatka.null screamed:

Ternary operator.

;)