witam. mam maly problem z przet³umaczeniem veriloga na vhdl. nie rozumiem po prostu sk³adni veriloga tak do konca. czy sa jakies translatory darmowe?
a moze ktos pomoze w tym:
function [7:0] delta; input [7:0] b; delta={b[6:0],1'b0}^(8'h1b&{8{b[7]}}); endfunction
zapiszcie mi to w VHDL-u jesli moge prosic :-)
sa, kiedys spotkalem nawet jeden webowy jest tez taki jeden, co tlumaczy, ale nie umozliwia zapisu do pliku. Do celow pogladowych wystarczy
papatka snipped-for-privacy@papatka.null napisał(a):
Faktycznie masz problem i ten z przetlumaczeniem to pikuś z porównaniu...
No problem, zawsze chętnie pomagam kolegom z branży, którym nie chce sie zaglądać do książek.
function delta(input : in std_logic_vector) return std_logic_vector is variable result : std_logic_vector(7 downto 0); begin result := (input(6 downto 0) & '0') xor (X"1b" and (input(7) & input(7) & input(7) & input(7) & input(7) & input(7) & input(7) & input(7))); return result; end delta;
Korzystaj, na zdrowie :-DDDDDDDDDDD
dzieki :-)
Mnie chodzi³o tylko o to 8{b[7] z tymi nawiasami klamrowymi :-) jakie¶ to pokrêtne :-)
Je¶li ci nie zawracam g³owy to jeszcze poproszê o to:-)
always @(posedge clk) wynik <= #1 flaga ? data_in1 ^ data_in2 : costam_xx;
co to jest to dwukropek costam_xx ?
Zapisz mi to xorowanie jako normalny proces vhdl-owy
dzieki
W Webpack'u masz translator w każdą stronę języków VHDL/VERILOG/ABEL.
MH
In the darkest hour on Tue, 4 Mar 2008 20:15:34 +0100, papatka snipped-for-privacy@papatka.null screamed:
Ternary operator.
;)
Have something to add? Share your thoughts — no account required.
Ask the community — no account required