Timing HV-Schalter mit H-Brücke

Hallo,

vielen Dank für eure Anmerkungen, inzwischen habe ich einen Schaltplanentwurf fertig.

Die Widerstände in den Lastleitungen sind 1W, damit sollten sie kurze Strompulse beim Umladen einer Kapazität aushalten, für Dauerstrom ist das natürlich nicht ausgelegt.

Sind da noch grobe Schnitzer drin?

Ist bei dem Projekt ein zweiseitiges Layout ausreichend, oder sind da zwingend 4 Lagen nötig?

Danke und Gruß Holger

Hallo Holger,

sieht ja erst mal ganz gut aus. Einige Anmerkungen habe ich aber :-)

Du arbeitest an einer Uni, ich gehe mal davon aus, dass es keine größere Serie wird. Sonst könnte man noch mit einer Bootstrap-Schaltung einen DC/DC-Wandler sparen. Die DC/DC-Wandler hätten dann auch gerne noch etwa Entstörung, siehe die Applikation (Drossel,Gleichtaktdrossel und ein paar C´s)

Dein HV-Netzteil liefert eine symetrische Spannung und die Last geht dann auf die Mitte? Sollte so sein, dann passt es auch.

Bei Supply-In würde ich noch eine Transil als Verpolschutz spendieren.

Totzeit: Das geht m.E. so nicht. Es knallt entweder vorne oder hinten, die Verzögerung eines Signals reicht nicht. Ich habe mir das gerade mal aufgemalt. Zum simulieren habe ich heute keine Lust, das solltest Du machen :-) Die Plazierung vor der Trennung ist ok.

Ich würde Signal-In vor den Trennern noch mit einem externen Enable-Signal verknüpfen, sonst leitet immer ein Teil der Brücke und Du kannst sie nie komplett abschalten. (Deine Last sagt mir nix, ich habe nur Servoverstärker gebaut. Bei kapazitiver Last vielleicht nicht unbedingt nötig)

Gruß

Michael

Am Dienstag, 26. November 2019 17:24:42 UTC+1 schrieb Holger Schieferdecker:

Hallo Michael,

Am 26.11.2019 um 19:45 schrieb snipped-for-privacy@gmail.com:

Bei dem speziellen Wandler steht folgendes:

THM 10 and THM 10WI series meet EN 55032 conducted and radiated emissions Class A without external components.

Umgebung sein will.

Genau, so ist das gedacht. Wobei es auch eine angedachte zweite Schaltungsvariante gibt, als T sozusagen, um die Last auf eine negative Spannung zu setzen.

o VCC1 | |-+ ->| |-+ | +----o Last | |-+ ->| |-+ | GND1 o | GND2 o-+ +--+--+ +-o VCC2 = GND1 --- --- ^ ^ | |

Plus Sicherung. Wieso eine Transil und keine normale Diode?

ja so aussehen.

Alternativ:

{signal: [ {name: 'Sig', wave: '01....0....1..'}, {name: 'Hi', wave: '10.....1...0..'}, {name: 'Lo', wave: '0.1...0.....1.'}, ]}

Habe ich den Doktoranden vorher auch schon gefragt, er meinte, das sei

Nachstehend noch meine Simulation. Anstiegszeiten und Laufzeiten habe

ihren Daten her nicht passen, aber da kann ich schon mal sehen, wie etwa geschaltet wird.

Danke, Holger

Version 4 SHEET 1 1688 680 WIRE 1136 -176 1136 -192 WIRE 1136 -80 1136 -96 WIRE 304 -64 256 -64 WIRE 672 -64 368 -64 WIRE 304 -32 304 -48 WIRE 672 -16 672 -64 WIRE 688 -16 672 -16 WIRE 512 0 464 0 WIRE 592 0 576 0 WIRE 688 0 656 0 WIRE 800 0 752 0 WIRE 864 0 800 0 WIRE 976 0 992 -32 WIRE 976 0 928 0 WIRE 1088 0 976 0 WIRE 688 16 672 16 WIRE 976 16 976 0 WIRE 512 32 512 16 WIRE 592 32 592 16 WIRE 592 32 512 32 WIRE 672 32 672 16 WIRE 672 32 592 32 WIRE 688 32 672 32 WIRE 768 32 752 32 WIRE 864 32 864 16 WIRE 1136 32 1136 16 WIRE 672 48 672 32 WIRE 688 48 672 48 WIRE -16 64 -16 0 WIRE 96 64 -16 64 WIRE 256 64 256 -64 WIRE 256 64 160 64 WIRE 672 64 672 48 WIRE 704 64 704 48 WIRE 704 64 672 64 WIRE 768 64 768 32 WIRE 768 64 704 64 WIRE 704 80 704 64 WIRE 96 96 96 80 WIRE 976 112 976 96 WIRE 800 128 800 0 WIRE 800 128 480 128 WIRE 464 160 464 0 WIRE 800 160 464 160 WIRE 256 176 256 64 WIRE 672 176 256 176 WIRE 1136 176 1136 160 WIRE -144 192 -144 144 WIRE -16 192 -16 64 WIRE 672 224 672 176 WIRE 688 224 672 224 WIRE 480 240 480 128 WIRE 512 240 480 240 WIRE 592 240 576 240 WIRE 688 240 656 240 WIRE 800 240 800 160 WIRE 800 240 752 240 WIRE 864 240 800 240 WIRE 976 240 992 208 WIRE 976 240 928 240 WIRE 1056 240 976 240 WIRE 688 256 672 256 WIRE 976 256 976 240 WIRE 512 272 512 256 WIRE 592 272 592 256 WIRE 592 272 512 272 WIRE 672 272 672 256 WIRE 672 272 592 272 WIRE 688 272 672 272 WIRE 768 272 752 272 WIRE 864 272 864 256 WIRE 1136 272 1136 256 WIRE -144 288 -144 272 WIRE -16 288 -16 272 WIRE 672 288 672 272 WIRE 688 288 672 288 WIRE 672 304 672 288 WIRE 704 304 704 288 WIRE 704 304 672 304 WIRE 768 304 768 272 WIRE 768 304 704 304 WIRE 704 320 704 304 WIRE 976 352 976 336 WIRE 1056 352 1056 240 WIRE 1088 352 1056 352 WIRE 1136 384 1136 368 FLAG -16 288 0 FLAG 864 32 0 FLAG 976 112 0 FLAG 96 96 0 FLAG 864 272 0 FLAG 976 352 0 FLAG 992 208 OutLo FLAG 992 -32 OutHi FLAG 1136 32 0 FLAG 1136 384 0 FLAG -144 288 0 FLAG -144 144 Vcc FLAG 1136 -192 Vcc FLAG 1136 160 Vcc FLAG -16 0 Sig FLAG 704 80 0 FLAG 704 320 0 FLAG 304 -32 0 SYMBOL voltage -16 176 R0 WINDOW 3 -101 154 Left 2 WINDOW 123 0 0 Left 2 WINDOW 39 0 0 Left 2 SYMATTR Value PULSE(0 5 0 1n 1n 500n 1u) SYMATTR InstName V1 SYMBOL Digital\\schmtbuf 864 -64 R0 WINDOW 3 -408 -144 Invisible 2 SYMATTR Value Vhigh=5 Vt=1.45 Vh=0.22 Trise=3n Td=8n SYMATTR InstName A1 SYMBOL res 960 0 R0 SYMATTR InstName R1 SYMATTR Value 10k SYMBOL Digital\\schmtbuf 96 0 R0 WINDOW 3 -48 142 Left 2 SYMATTR Value Vhigh=5 Td=1n SYMATTR InstName A2 SYMBOL Digital\\buf1 512 -64 R0 WINDOW 3 -55 146 Invisible 2 SYMATTR Value Vhigh=5 Td={Tdelay} SYMATTR InstName A3 SYMBOL Digital\\schmtbuf 864 176 R0 WINDOW 3 0 0 Invisible 2 SYMATTR Value Vhigh=5 Vt=1.45 Vh=0.22 Trise=3n Td=8n SYMATTR InstName A4 SYMBOL res 960 240 R0 SYMATTR InstName R2 SYMATTR Value 10k SYMBOL nmos 1088 -80 R0 SYMATTR InstName M1 SYMATTR Value IRLHS6376 SYMBOL nmos 1088 272 R0 SYMATTR InstName M2 SYMATTR Value IRLHS6376 SYMBOL res 1120 -192 R0 SYMATTR InstName R3 SYMATTR Value 100 SYMBOL res 1120 160 R0 SYMATTR InstName R4 SYMATTR Value 100 SYMBOL voltage -144 176 R0 WINDOW 123 0 0 Left 2 WINDOW 39 0 0 Left 2 SYMATTR InstName V2 SYMATTR Value 10 SYMBOL Digital\\and 720 -48 R0 WINDOW 3 16 112 Invisible 2 SYMATTR InstName A5 SYMATTR Value Vhigh=5 SYMBOL Digital\\and 720 192 R0 WINDOW 3 16 112 Invisible 2 SYMATTR InstName A6 SYMATTR Value Vhigh=5 SYMBOL Digital\\inv 592 -64 R0 WINDOW 3 8 104 Invisible 2 SYMATTR InstName A7 SYMATTR Value Vhigh=5 SYMBOL Digital\\inv 592 176 R0 WINDOW 3 8 104 Invisible 2 SYMATTR InstName A8 SYMATTR Value Vhigh=5 SYMBOL Digital\\buf1 512 176 R0 WINDOW 3 -55 146 Invisible 2 SYMATTR Value Vhigh=5 Td={Tdelay} SYMATTR InstName A9 SYMBOL Digital\\inv 304 -128 R0 WINDOW 3 8 104 Invisible 2 SYMATTR InstName A10 SYMATTR Value Vhigh=5 TEXT -120 352 Left 2 !.tran 2u TEXT 496 80 Left 2 ;Delay TEXT 400 360 Left 2 !.param Tdelay=40n TEXT 496 304 Left 2 ;Delay TEXT 864 -64 Left 2 ;Iso TEXT 864 168 Left 2 ;Iso

Hallo Holger,

Am Donnerstag, 28. November 2019 11:59:33 UTC+1 schrieb Holger Schieferdeck er:

Keine Ursache.

gekapert wurde.

dazu.

Genau. Lass es weg :-) Ist im Labor.

nn

ren.

!)

hiedenen

ma.

?gend

u kannst sie nie

en.

soweit.

on

Die Simulation sieht gut aus.

Michael