Hab hier ein Layout bei dem der Taktquarz (subclock) eines Mikroprozessors mit seinen 2 Kapazitäten an Vcc (hier 3 V) und nicht an Masse hängt. Bisher hätte ich geglaubt das man i.d.R. an GND geht. So sieht es auch das Datenblatt des benutzen µP vor.
Die Schaltung funktioniert so, aber welche Vorteile bringt denn diese Schaltungsvariante ??
Der µP hat auch noch einen Keramik-Resonator (2,5MHz) als Fast-Clock, welcher ebenfalls nicht an GND sondern gegen Vcc liegt. Auch dieser funzt.
Sollte man beim Redesign die beiden an GND schliessen oder so lassen ?
Theoretisch ist das egal, praktisch funktioniert das wohl auch. Allerdings koppelt man sich dadurch Stoerungen der VCC in den Oszillatorkreis, was nicht unbedingt wuenschenswert ist. Zusaetzlich koennte man sich, bei einer schlechten Entkopplung der VCC gegen Masse, sogar Problem mit der EMV einfangen. Bei einem Redesign wuerde ich das aendern.
"Markus Mandl" schrieb im Newsbeitrag news:cju7e1$h1q$05$ snipped-for-privacy@news.t-online.com...
Ob GND ode VCC ist wechselstromtechnisch gesehen (Kondensatoren trennen ja den Gleichspannungsanteil ab) egal.
Warum sollten die Stoerungen=Spannungsschwankungen an VCC groesser sein, als an GND ? Da die SToerungen i.A. von schwankender Stromaufnahme eines IC herruehren, fliesst der STrom sowohl durch VCC als auch durch GND und fuehrt zu denselben Stoerungen, egal ob herangefuehrte Leiterbahn oder Masseflaeche/VCC-Flaeche.
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Manfred Winterhoff, reply-to invalid, use mawin at despammed.com
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weil eine Massefläche öfter vorhanden ist als eine VCC-Fläche. Ich habe seit Jahren keinen Multilayer mehr benötigt, SMD läßt die Unterseite schön frei => "Masse" hat eine niedrige Impedanz.
Wenn der Designer aber weiß, _wo_ der Wechselstrom fließt, kann er ihm einen geeigneten Pfad anbieten - auch wenn es auf Vcc-Potential ist.
Außerdem sollte er (sofern möglich) versuchen, die Ströme im Fußpunkt des C-L-C-Netzwerkes zu minimieren.
Das gilt nur, wenn sowohl GND als auch VCC Flaechen gleicher Groesse oder idealerweise Vollflaechen sind. Wenn VCC eine Leitung ist und GND eine Flaeche, sind Stoerungen und EMV bei VCC Ankopplung staerker.
Und was, wenn der Oszillator sich auf VCC bezieht ?
Um das allgemeine Rätselraten zu beenden:
Wechselspannungsmäßig ist es zunächst relativ egal, ob die Kondensatoren an VCC oder VSS als Bezugspotential geschaltet werden, wenn:
man davon ausgeht, dass VCC wie VSS breitbandig miteinander gekoppelt sind. Wenn dem immer so wäre, gäbe wesentlich weniger EMV Probleme. Bedingt z.B. durch unvermeidliche Zuleitungsinduktivitäten ist dem aber nicht so, es gibt Störspannungen und -ströme, die das Ausgangssignal des Oszillators nicht unbedingt besser machen.
Und da nun entgegen der üblichen Meinung in dem Land, in dem der Strom aus der Steckdose, das Geld von der Bank und das IC aus Japan kommt, diese komischen schwarzen Brocken tatsächlich soetwas wie eine Innenbeschaltung haben, die der Designer unbestätigten Gerüchten sogar variieren können soll ("Ach, es gibt IC-Designer"), sind Tipps wie dieser:
... schlicht falsch.
Es hängt nämlich davon ab, *wie der Oszillator intern aufgebaut ist*. Niemand verhindert, z.B. in einem Bipolarprozess einen PNP herzunehmen und daraus einen Oszillator mit Quarz als L-Ersatz und VCC als Bezugspotential "Masse" zu bauen und weitere Stufen ebenfalls auf VCC zu beziehen, bis dass das Signal zum unkritischen Rechteck wird. Dank der "Wannen" in den üblichen Prozessen ist es dabei sogar relativ egal, auf welchem Potential das Substrat liegt (i.a. "negative" Masse, daher VSS als Synonym für 0V, steht aber für S wie Substrat).
Ergo sollte man sich bei der Beschaltung des Oszillators
*nach dem Datenblatt des IC's richten*, denn der IC-Designer sollte noch am ehesten wissen, was er denn in dem schwarzen Schatzkästchen so alles verbaut hat.
Bei fast allen aktuellen Herstellungsprozessen wird p-Substrat als Wafermaterial verwendet. Damit sind die p-Wannen über das Substrat kurzgeschlossen (mal abgesehen von SOI) und werden damit automatisch zum negativsten Bezugspotential, d.h. Masse. Versorgungsspannung ist dann zwangsläufig positiv.
Ursprünglich steht das "S" in Vss wohl für Source, so wie Vdd für Drain, Vee für Emitter und Vcc für Collector. Der Doppelbuchstabe soll wahrscheinlich andeuten, dass da viele dieser Sorces, Drains usw. dran hängen. Obwohl das inzwischen aufgeweicht ist, bei CMOS hängen an Vdd ja die Sources der p-Kanal-Transistoren.
Also ich kenne konkret kein IC, wo man den Quarz gegen Vdd schalten soll.
Das ist kein Argument, denn die n-Wannen werden hingegen üblicherweise auf Vdd gelegt, sonst gäbe es keine p-Kanal Mosfets und ergo kein CMOS.
Weil der n-Kanal Mosfet gerne p-Wannen auf (-, GND) Masse um sich herum zur Isolation sieht (pn-Übergang in Sperrrichtung), hingegen der p-Kanal Mosfet eine n-Wanne auf höchstmöglicher Versorgungsspannung (+, Vdd) haben möchte, auch wieder, damit der Übergang sperrt.
Es hängt wirklich nur von der Innenbeschaltung ab, wobei die allermeisten IC's tatsächlich Oszillatoren mit C's gegen Vss haben. Es gibt aber auch IC's, die garkeine C's am Quarz benötigen, ich habe selber schon so ein Teil auf Maskenebene designt. Da sind die Kondensatoren integriert, also noch eine Variante ;-)
Steht das dick und fett im Datenblatt. Wenn auch noch im Datenblatt des uC's die Beispielschaltung (siehe OP) mit C's gegen Masse ausgefuehrt ist wuerde ich nicht von einem auf VCC bezogenem Oszillator ausgehen.
und ich habe gesagt, dass es eben nicht egal ist weil unten den o.a. Voraussetzungen Substrat automatisch auf dem negativsten Versorgungspotential liegen _muss_.
Ja und nein. Der Transistor sitzt inkl. Source und Drain komplett in einer Wanne und wird nicht nur aussen rum von einer isoliert. Der Transistor wird ja dadurch definiert, dass eine Gate-Struktur in einer Wanne plaziert wird. Wenn es eine p-Wanne ist, entsteht ein n-Kanal und umgekehrt. Das aktive Bauelelement dabei ist der Kanal. Source und Drain werden eigentlich nur benötigt, um den Kanal anzuschließen.
Ja wird manchmal gemacht, braucht aber a) integrierte Kapazitäten, was in den meisten Digitalprozessen nicht zur Verfügung steht und b) ca. 50000 um2 Chipfläche.
Was ich allerdings nicht verstehe ist warum man die Kondensatoren nicht einfach in das Quarzgehäuse integriert. Für einen 16 MHz Quarz z.B. habe ich ohnehin noch nie was anderes verwendet als 15 pF Kondensatoren.
Ja leider. Nur wenn man bei hochauflösenden A/D-Wandlern keine Split Planes macht, sieht es dann eben im Spektrum des Ausgangs des Wandlers nach Wald aus ... deshalb werden diese Planes ja auch i.d.R. von $ChipHersteller empfohlen. Der will ja auch erst mal, daß $Entwicker ein schön sauberes Ausgangsspektrum hat und sich freut. Wenn nachher die EMV schiefgeht, muß $Entwickler eben evtl. wieder einen Teil des schön sauberen Spektrums der EMV "opfern". Der echte Aufwand liegt dann darin, beides sauber hinzukriegen. Leider helfen dabei die "Extreme-GND-Split-mit-am-Besten-Ferritbeads-zwischen-AGND-und-DGND"-Demoboards der Hersteller genausowenig wie die "Extreme-massiv-GND-zusammenschalt-auf-allen-Layern"-Tips aus den EMV-Büchern oder -Seminaren. Ich hab mal testweise ein 20Bit-A/D-Demoboard von Crystal (inzwischen Cirrus) auf feldgebundene Abstrahlung durchgemessen. Das Ergebnis war "desaströs" mit mindestens 20dB Grenzwertüberschreitung (Home-Norm). Andere derbe Sachen wie ESD hab ich dann schon gar nicht mehr messen wollen.
Weiß jemand Quellen für richtig gute Design-Tips in dem Bereich?
Ging nach meiner Erfahrung, so circa 20 Jahre, noch jedes Mal schief. Demo Boards benutze ich nie, jedenfalls nicht bei AD Wandlern.
So habe ich das immer gemacht. Es ergibt die besten Ergebnisse, auch was den Stoerabstand bei der Wandlung angeht.
Ausser den schon erwaehnten Buechern und Seminaren nicht. Man muss HF gerechtes Layout verstehen und sich strikt daran halten. Wandler, die innen so verkorkst sind, dass sie ohne getrennte Masseflaechen nicht vernuenftig arbeiten, sollte man wie die Pest meiden. Eine meiner alten Bauernregeln ist, wenn ein Wandler im Ruestungsbereich verwendet wird, ist er meist ganz in Ordnung. Denn dort sind Design mit getrennten Flaechen verpoent beziehungsweise nicht zulaessig.
Ausgaenge so gering wie moeglich belasten, am besten einen CMOS Treiber gleich dahinter. Keine Thevenin Terminierung in der Naehe der Wandler, am besten auf dem ganzen Board nicht. 220/330 Ohm Arrays haben bei mir den gleichen Stellenrang wie stinkende Diesel. Sanfte AC Terminierung ist viel besser, auch fuer die EMV. Energie spart das nebenbei auch noch, gibt nach Re-Design immer ein gutes Gefuehl. Ausser in einem Fall, wo wir damit unter die Minimallast des Schaltnetzteils fielen und das einen hoellischen Knall gab.
Clocks sauber terminieren. Normale Scope Spitzen kann man zur Messung derer vergessen, am besten geht ein SMT Spannungteiler und ein Koaxkabel. Auf dem Scope muss das aussehen wie im Buch.
Eingang: Fast alle AD Wandler lieben einen kernigen niederohmigen Treiber. Er sollte so nahe am Eingangspin wie moeglich sitzen. Ich nehme dazu fast immer Transistoren, vielen Chips traue ich fuer solche Jobs nicht recht.
Filter: Auch wenn Alias nicht wahrscheinlich ist, es kann viel Sinn machen, die Bandbreite direkt vor dem Wandlertreiber auf das notwendige Mass zu begrenzen. So kitzelt man schon mal fuer ein paar Pfennige (ahem, Cents) ein halbes ENOB mehr heraus.
Substrat schon, das hat aber für die Oszillatorschaltung nicht viel zu sagen. Wenn einer irgendwelche verstärkenden Transistoren in der Loop gegen Vcc schaltet und der Pfad nach Vss z.B. nur über eine Stromquelle führt, täte ich die C's auf Vcc beziehen. Es ist wahrlich nicht üblich, aber möglich.
Insofern sagt der Substratpegel nicht wirklich etwas aus, auch wenn er natürlich i.a. (-) Masse ist.
Es sitzen sogar meist mehrere Transistoren in einer Wanne ;-) ( Du unterhältst Dich mit jemanden, der soetwas, was funktioniert hat, schonmal auf GDS2 Ebene gebastelt hat, und zwar Mixed Mode bis runter zu 0,35um mit sauschnellen DAC's und A/D's ;-)
Der Kanal entsteht bei Enhancement MOSFET's, indem man N bei N-Kanal oder P bei P-Kanal mittels Ionenimplantation LDD Bereiche in Source und Drain erzeugt. Aus diesen "wächst" er dann unter dem Gate bei geeigneter Gatespannung hindurch.
Bei Depletion MOSFET's und auch eigentlich heute bei Enhancement MOSFET's zur Einstellung der Parameter wird auch nochmal voll in den Kanal mit Ionen reingeschossen, da der bei selbstjustierenden Prozessen (sprich allen modernen solchen) eh' bis zur Herstellung des Gates offenliegt. Danach sind noch Source und Drain Fenster offen, auch da geht noch mal ein Ionenregen drüber. Alles andere ist über Oxid geschützt.
Die Wanne braucht es zwecks definierter Umgebung und zwecks Isolation des Kanals, liegt ein N-Kanal vor, dann legt man die P-Wanne folglich auf Masse und sperrt so den parasitären PN Übergang, umgekehrt wird für einen P-Kanal die N-Wanne auf Vdd gelegt. Die Wanne selber wiederum bildet als N-Wanne gegen das P-Substrat auch wieder eine Diode, die ebenfalls über die Betriebsspannung als Vorspannung gesperrt wird.
Deshalb reagieren IC's auf Verpolung auch so allergisch, es entsteht ein einziger großer Kurzschluß, der ganz schnell die Zuleitungen überfordert und zudem die Elektromigration anwirft.
Ähm, die Kapazitäten braucht es z.B. für alle modernen CPU's mit integriertem ADC, nämlich für die Sample Hold Schaltung. Außerdem braucht es auch C's am Anfang und Ende jeder Standardzellenreihe. Ich weiß wovon ich rede, weil ich die Routine in unserer Software, die sie dort einsetzt, recht gut kenne ;-)
Zu den Oszillator C's : Braucht hier im 0,35um Prozess nicht wirklich Was ich allerdings nicht verstehe ist warum man die Kondensatoren nicht
Zu teuer, teuer, teuer, viel zu teuer, teuer, teuer ... ;-/
Das hängt damit zusammen, weil auch auf dem IC die Spannungen über Power Cuts (Trennstelle mit Schutzdioden) getrennt sind. Man möcht nicht, dass der Digital-"Dreck"-Strom *durch* den Analogteil fließt.
Viel Druidenwissen ;-)=
Wir trennen Analog und Digital Planes brav und führen sie an geeigneter Stelle zusammen. Diese Stelle ist i.a. der schnelle A/D oder D/A Wandler. Die Planes untereinander sind dann wieder vollflächig und bilden jeweils eigene Kondensatoren bzw. "Mikrostrip-Leitungen" mit extrem niedriger Impedanz.
Masse wird von mir dabei generell an *einer* Stelle galvanisch hart durchverbunden (ist durch ein Pseudo-Bauteil definiert), sonst gibt es EMV-Probleme, Vcc wird gnadenlos mit Ferriten gefiltert. Die Kopplung sitzt dabei geometrisch an einem Spannungsminimum/ Strommaximum für die fraglichen Frequenzen eine potenziell als Patchantenne wirkenden Plane.
Wichtig ist dabei, dass man zwischen Spannungen (was strahlt, weil es ungewollte Potentialänderungen abbekommt) und Strömen (Digital-Strom darf nicht durch Analog-Teil *durch*fließen) unterscheidet.
Das mit den Planes muss die EDA Software halt auch gescheit rechnen können, was eben nicht jede kann. Unsere schon ;-) Der Knackpunkt ist, dass die Rechenroutinen für Flächeninvertierung und Geometrierechnung für die Konnektivität über Flächen *richtig* Aufwand sind, den der liebe buntibildiklicki Priogrmmierer mit seinem Borland C++ Builder halt scheut. Weil da muss man ja über Algorithmen nachdenken ;-)
Das hatte ein Kunde auch mal versucht. Haette vielleicht sogar geklappt, wenn es nur ein AD gewesen waere. Es waren aber deren vier und das ergab vier Punkte. Die Daten sahen aus wie eine rauschende Brandung. EMV wahr wohl aehnlich, jedenfalls wurde beim Einschalten jedes Mal das Tischradio stumm.
Da half nur ein komplettes neues Layout. Eine solide Plane uebers ganze Board, plus ein paar Wetten natuerlich, und zwei Wochen spaeter war Ruhe im Karton. Ich war zwar nur der Consultant, brauchte an dem Abend im Pub aber kein Bier zu bezahlen ;-)
Das ist bei komplexeren Systemen ein Problem. Die Analogwelt bleibt ja nicht fuer sich, sondern geht zu Sonden, Sensoren und anderem. Die Digitalseite auch, Keyboard, Monitore etc. Dann waere da noch das Netzteil. Das alles mit dicken Ringkernen zu ueberstuelpen geht zwar, macht bei den Marketingleuten aber keinen guten Eindruck. Beim EMV Pruefer auch nicht, der runzelt die Stirn wie der TUEV Pruefer, der gerade ein wenig Glasfaserpflaster gefunden hat.
Das ist selbstverständlich unzulässig, weil der Kunde damit eine Schlitzantenne gebaut hat. Es geht um *einen* Übergabepunkt, und zwar genau *einen*, damit die digitale Stromversorgung keine Chance hat, darüber zu fließen. Sollten es vier Wandler sein, so muss man sich halt *eine* strategisch gut gelegene Stelle aussuchen.
Mit der soliden Plane bin ich schon mal heftig reingefallen, Tatsache ist, dass dann der Strom vom Digitalteil durch die analoge Sektion fließen und dort die Masse anheben kann. Das mag zwar bei einem eh-nur-5m-Reichweite WLAN keine Rolle spielen, aber für hochwertige Elektronik ist es das schnelle Ende der Spec.
Wenn die ihrerseits externe Masseanschlüsse haben, hilft im Worstcase nur eine optische Übergabe, sonst baut man großräumig Masseschleifen. Geht das aus finanziellen Gründen nicht, dann bleibt nur ein (fauler) Kompromiss:
Die LDD-Bereiche haben eigentlich nur den Sinn, die Feldstärkenspitzen vom Kanal zum Drain abzubauen und damit die Hot-Carrier-Effekte in den Griff zu bekommen.
Der Kanal entsteht unter dem Gate durch Invertierung der Bandstrukur.
Das geht ja auch nur in Mixed-Signal-Prozesse mit integrierten Poly/Poly-Kapazitäten oder ähnlichem. Für 0.35 ist das Standard.
Bei 0.18 und darunter sind meist nur reine Digitalprozesse verfügbar. Da könnte man höchstens Metall-Kapazitäten verwenden, was sehr groß wäre oder Gateoxid-Kapazitäten, die aber nichtlinear sind und meist auch von den Designrules her nicht erlaubt.
i.a. ist das für digitale Schaltungteile nicht üblich.
Klar, nur ohne LDD geht es halt nicht. Sonst gibt es eine Schottky-Diode und mehr nicht.
Hmm, dann ist das hier :
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( DSP mit 12 Bit Flash ADC, braucht 1,8V Corespannung, was uns etwas über den Prozess sagt ;-) also ein Fake, und das hier:
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( 180nm Mixed Signal Prozess von TSMC, läuft unter "Mainstream" ) wohl auch ... und jenes:
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dann erst recht, denn da bieten sie auch A/D und D/A an, bei 130nm, was Deiner Meinung nach garnicht sein kann ;-)
Mit dem TSMC Prozess wird jede Menge PC-Zeugs mit Analoganteil hergestellt, Grafik, WLAN usw. ...
Gut, das T steht für Taiwan, also "not invented here" ;-/
Es wundert mich nicht, das hier aus Deutschland in Sachen Halbleiter fast nix mehr kommt, man hört immer nur "geht nicht, gibts nicht", auch wenn fertige "geht nicht" Produkte auf dem Tisch liegen. Wegen "geht nicht, gibts nicht" sagt dann die Finanzbranche selbstredend auch "finanzieren wir nicht, weil Prof. hat ja gesagt, geht nicht" und irgendwann sind wir hier wirklich in einem Entwicklungsland. Mir kommen die Tränen, wenn ich sehe, wie z.B. eine kleine Firma Chip Wrights tolle Vektorprozessoren in den USA herausbringen kann:
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und bei uns blocken sie alles ab, weil das ja viel wichtiger ist, dass hundert Formulare von ebensovielen geldeintreibenden
-kassen,-kammern usw. passen als dass hier mal was auf die Beine gestellt wird :-(((
Btw.: Habe gerade das Image so eines professoralen Schriebes in der Mail, der einem Kunden bescheinigt, dass es das Produkt, was wir ihm gerade entwickelt haben, einfach nicht geben kann ;-/ Das sagt wenig über das Produkt, aber viel über das Niveau der Hochschule, an der besagter Schreiber tätig ist.
Im AMS 0,35um Prozess ist es vorgeschrieben und logischerweise auch sinnvoll, alleine schon wegen der Bonddrahtinduktivität ist bei richtig schnellen Schaltungen die erste Abblock-Ebene immer auf dem IC. Es soll nämlich Leute geben, die mit so einem Bonddraht sehr stabile VCO/PLL-Kombinationen bei 2 GHz aufbauen. Ergo brauche ich alles, was schneller ist, erst garnicht direkt darüber speisen.
Deshalb muss ich auch jedesmal schmunzeln, wenn ich von bestimmten Entwicklern aus bestimmten Konzernen höre, dass man ja jeden BGA Pin (bei Vorliegen von Power Planes!) mit einem eigenen Abblock-C versehen möge. Alleine schon wegen der Powerplane ist eine derartige Abblock-Strategie sinnlos und vorallem wirtschaftlicher Unfug.
Ich sagte "meist". Sicher kann man das bei 0.13 um machen. TSMC ist auch seit Jahren ein Vorreiter. 95% der Halbleiterfirmen haben diese Technologie zur Zeit aber nicht.
In 350 nm rein CMOS ohne bipolar /SiGe wird man auch kaum 2 GHz Schaltungen bauen wollen.
Am Thu, 7 Oct 2004 11:35:20 +0200 hat Georg Meister geschrieben:
2GHz weis ich nicht, aber die Bluetooth Chips (CSR, 2,5GHz) die ich verbaute waren 0,35µm CMOS. Die ersten waren zwar ev. nicht ganz so gut, wie das Datenblatt es behauptet hätte, aber funktioniert haben sie schon. Vielleicht hätte ich ja mit weiter optimierter externer Beschaltung noch das eine oder andere dB gewinnen können.
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