Hi all,
ich habe nicht so wahnsinnig viel Erfahrung darin Augendiagramme zu interpretieren, daher bin ich
Ich habe einen FPGA, der eine 250 MHz (gated)-clock an einen IC sendet, der IC wiederum schickt dann
FPGA. Daten und Clock sind LVDS-Signale.
Unter
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ist das Augendiagramm der Clock zu sehen, sieht erstmal gut aus.
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Ansich auch nicht ganz verkehrt nur diese "Einbuchtungen" im Auge (im Bild mit Pfeilen markiert) irritieren micht etwas. Wenn das eine Reflektion
1.3nsec. Bei einer Ausbreitungsgeschwindigkeit von ca. 0.5*c (macht:
Datenleitung geschickt, sieht so aus:
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IMHO auch sehr ordentlich. Wo kommt also diese Einbuchtung her? Ideen? Schlechter Transmitter im IC? Power am IC sieht auch gut aus, hm.
gw
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