Procesor za -10 złotych. :)

Wydaje mi się, że trochę porównujesz nieporównywalne. Takie wskazywanie, że coś jest lepsze zapominając, że to konkurs w kompletnie różnych kategoriach.

Dlatego właśnie jest tam FPGA. Odpowie od razu, nie ma problemu wolnego softu. Nie będzie miała co odpowiedzieć, to wyśle NAK i zwolni szynę. Wystarczy timeout na poziomie mikrosekundy.

Pozdrawiam, Piotr

?? Mam wdrożonych kilka własnych czytników liczników (takich z PGE oraz jednofazowych pierdułek na szynę DIN) i nie kojarzę problemu z odczytem. Jakie modele testowałes?

Owszem, tylko ethernet startuje we wszystkich a modbus tylko w wyścigach ślimaków i wygrywa. Niepokojące.

Np. wskazany PECA17. Można go szybko czytać, ale faktyczna zmiana mocy wystepuje nie za często, dodatkowo niektóre ramki są fabrycznie ze złą sumą CRC co powoduje wymuszenie ponownego czytania.

To samo w ethernecie, za wyjątkiem dodatkow braku blokowania szyny ;)

Jakbys znalazl tanszego procka z LVDS, to bys uzyl i nie pytal o czas :-P Bo bys zakladal, ze bedzie szybko ...

Ale nie zawsze NAK cie satysfakcjonuje, czasem trzeba poczekac na wynik.

O ile procek mastera na taki pozwoli. A czy nie powinien poczekac do konca spodziewanej transmisji?

A jak kabelek sie urwie, to ile bedzie czekal ?

J.

Spytaj później.

Ma czekać an koniec nie wykrywszy początku?

Ustaloną liczbę cykli, po czym sobie sam wygeneruje NAK.

Pozdrawiam, Piotr

Ironia.

Ale mógłby.

Prosto? W sensie że łatwo i przyjemie robi się układ czytający okres mignięci z latency rzędu sekund i czuły na zakłucenia? Może to ten sam koncept uproszczenia: dwa przyciski są łatwiejsze niż pięć, w pięciu to się już można pogubić.

Z punktu widzenia programisty uC - nic. Może troche jakości.

Zgrabnego OSa zrobili.

Nie, oni tworzą kolejny zegarek szkolny na 8051. Kolega lat temu 10 trafił na taki skansen. Dev na MS-DOS, kontrola wersji na dyskietkach (!), 8051, robili jakieś systemy zliczania ludzi, organizacja pracy jak w grupie lab w technikum. Ludzie z automatyki, a szczególnie uC, często nie zauważyli rozwoju ostatnich 50 lat i tworzą tak jak tworzyli kiedy były jeszcze dinozaury. Ktoś powie: ale znają się na robocie. Ja powiem: ale ta wiedza nigdzie już nie jest przydatna bo znamy wydajniejsze metody tworzenia oprogramowania niż assembler na żałosnej architekturze. To że się uchowali, to tylko kwantowość w makro skali.

Ludzie od FPGA też są zakonserwowani w formalinie. Jest zdumiewające, ale ludzie od FPGA prawie nie używają kontroli wersji. To jedna z najbardziej szokujących informacji jakie do mnie dotarły, dotyczących pracy w zespołach hardwareowców. I to jest pogląd z pewnego miejsca, gdzie to dobrze widać w skali statystycznej.

Nie tylko ludzie. Narzędzia EDA też wyglądają jak napisane przez średniowiecznych mnichów w Fortranie. Pomimo trzeciej dekady 21. wieku "nowinki" z VHDL 2008 i Verilog 2001 też są tak sobie wspierane. Ale nie traćmy nadziei być może już moje wnuki będą mogły napisać prawdziwie generyczną funkcję w VHDL...

Ja m.in. z tego powodu sporo kodu generuję pytongiem, bo mnie trafia, jak próbuję coś porządnie napisać w obu HDL.

Pozdrawiam, Piotr

Czego konkretnie używasz, jeśli to nie jakaś wielka tajemnica?

Bo narzędzi trochę jest ale jakoś nie miałem ciśnienia, żeby się z tego doktoryzować.

Piotrek

Większośc tych narzędzi ma nie tylko korzenie w latach 90, ale całe połacie kodu pielęgnowanego przez dziesięciolecia, dzięki czemu jest nie do ruszenia, naprawy i refaktoryzacji. Dług technologiczny zaciągnięty w nich, jest niemożliwy do spłacenia obecnie.

VHDL to Ada, wiec nie spodziewaj się jakiejkolwiek rewolucji, komitety standaryzujące spotykają się pomiędzy wizytami u geriatry.

SV się rozwija dynamicznie, ale to znowu język projektowany przez kilka niezależnych grup szaleńców ciągnących każda w swoją stronę. To chyba taki program beta testów jest ;)

I prawidłowo. Enkapsulata szitu to podstawa dev EDA :).

Właśnie sobie oglądam porównanie FRAMów, MRAMów i "data retention" dupy nie urywa:

Data Retention @85°C Cypress CY15B104Q 10 yrs Fujitsu MB85RSMT 10 yrs Avalanche AS1004204 20 yrs

Wygląda to porównywalnie z flashami NOR.

Cypress MirrorBit Data Retention

Akurat komitetowi nic poważniejszego niż nietrzymanie moczu zarzucić nie mogę. Spotkali się 15 lat temu, zrobili plepleplenum, spisali swoje pomysły i rozeszli się po domach bawić wnuki. Tylko potem powszechnie olano te wydumki i nikt tego w pełni nie zaimplementował. Dział marketingu każdego vendora wybrał jakieś fragmenty do zaimplementowania, dzięki czemu możesz sobie w konfiguratorze wyklikać, czy pragniesz zgodności z podstawowym VHDL, VHDL2008 czy może nawet z VHDL2019, bo wszyscy inni też mają takie praszki i bez nich wstyd na dzielni. Pragnąć wolno, ale jak ma się kompilować, to lepiej się nie popisywać znajomością dokumentów nowszch niż z ejtisów. Od 2008 minęło zaledwie 13 lat, więc skąd ten pośpiech?

Pozdrawiam, Piotr

Tego, co mi akurat potrzebne. Quartusa do rzeczy dużych, a ostatnio Lattice Diamond do rzeczy małych i Lattice Radiant do rzeczy średnich.

Diamond to jest klasa sama w sobie. Są tam trzy kompilatory VHDL: ich podstawowy (LSE), zewnętrzny Synplify Pro i ten z ModelSima. Napisanie kodu tak, by wszystkie trzy go łyknęły to pewien wyczyn i ciekawe doświadczenie formujące. :-)

W sumie, to jest jeszcze czwarty kompilator: kompiluje bieżący plik podczas jego edycji i na bieżąco zgłąsza problemy. Podczas specyficznego użycia konstrukcji "else generate" z VHDL2008 całe IDE się złożyło i trzeba było je włączać na nowo. Po wczytaniu projektu złożyło się ponownie, bo przecież napis został zapisany w pliku *.vhd. Musiałem uratować świat poprzez skasowanie kawałka kodu w zewnętrznym edytorze -- wtedy Diamond się podniósł, otrzepał i mogliśmy kontynuować pracę. Taka, Panie, Ameryka... :D

Pozdrawiam, Piotr

Może ni byłem dość precyzyjny podczas zadawania pytania ...

Chodziło mi o wynalazki Python-owe, których - jak rozumiem - używasz w charakterze preprocesora do właściwych narzędzi "firmowych".

Piotrek

Moglby, ale moze producent ma inne zdanie. A do pomiarow ma inne urzadzenia ... w sprzedazy.

Taki czuly to niekoniecznie, jesli nie masz w okolicy lampy blyskowej. A mozesz liczyc energie, moc ... jak latencja duza, to moc mala, i bledy sa malo isotne :-P

Z punktu widzenia klienta.

Glupia sprawa - nie moge wyguglac ceny. A excela otwierac mi sie nie chce. Nikt tego nie przedaje? To moze i oni nie produkuja?

W tim najdrozszy licznik prawie 9 tys kosztuje :-)

Ale tu nie chodzi o skansen. Boeing, Airbus, Ariane, Space X, czy nawet wposlczesny samochod osobowy ... kto stworzyl elektronike ?

No wiesz - w plikach binarnych to prawie nie ma sensu. A w tekstowych ... mozna sobie radzic inaczej.

J.

a pozniej bedzie wynik czy kolejny NAK?

A bedziesz mial info o poczatku, czy jest gotowiec ktory caly pakiet odbiera ... i zglasza na koniec ?

Swietnie ... dopoki wszystkie urzadzenia beda odpowiednio szybkie.

J.

Się zobaczy; spytasz, to się dowiesz. NAK to dobry sygnał, bo wskazuje, że urządzenie żyje. Wykrywanie zbyt wielu NAKów pod rząd to zadanie mastera, równoważne timeoutowi, ale na poziomie logicznym, a nie blokowania szyny.

No masz wykrywanie bezczynności szyny. Jak nie jest bezczynna, to ktoś nadaje i reszta słucha, z masterem włącznie. Jak nie nadaje przez N mikrosekund od otrzymania prośby o odpowiedź, to znaczy, że już nie zacznie i master odpytuje kolejny moduł.

No ale to jest z łatwością do zrealizowania przez FPGA, więc czemu z tego nie skorzystać? Dostaje zapytanie, patrzy w FIFO, czy coś ma do wysłania, a jak nie, to od razu wysyła NAK. To się w kilka cykli zegara da obskoczyć, kilkanaście przy jakimś złożonym protokole z dekodowaniem w pipeline. 200 nanosekund, powiedzmy.

Pozdrawiam, Piotr