Problem z VHDL - podczas optymalizacji

Maksymilian Dutka napisał(a):

Jakim cudem to przechodzi syntezę? Sygnał 'shift_reg' jest przypisywany w dwóch różnych procesach, na zboczach dwóch różnych sygnałów. Tak nie można.

ae

Andrzej Ekiert napisał(a):

:D

Dopiero się uczę VHDL-a, wieczorkiem to przerobie.

Dziękuje i pozdrawiam MD

... /ciach/ ...

Widzę że na zboczu narastającym SCLK robisz jakąś operację na shift_reg i na zboczu narastającym CS też robisz jakąś operację na tym samym rejestrze. A co jeśli zdarzenia te wystąpią równocześnie? Takie rozwiązanie jest bez sensu. Może syntezator gdzieś się gubi i dlatego eliminuje wejścia.

Widzę że usiłujesz zrobić jakiś rejestr o wyjściu równoległym, który będziesz ładować szeregowo przez SPI. To może załóżymy że shift_reg przepiszemy na wyjście na skutek zbocza narastającego CS które nastąpi po przesłaniu wszystkich bitów danych:

process(SCLK, CS) begin if rising_edge(SCLK) then shift_reg(7 downto 1) <= shift_reg(6 downto 0); shift_reg(0) <= MOSI; end if;

if rising_edge(CS) then D <= shift_reg; end if; end process;

Rozwiązanie to prawdopodobnie pożre 2 globalne linie zegarowe. Dobrze jest zastanowić się czy nie możnaby próbkować CS podczas aktywnych zboczy SCLK, wtedy będzie jeden zegar:

process(SCLK, CS) begin if rising_edge(SCLK) then if CS = '1' then D <= shift_reg; else shift_reg(7 downto 1) <= shift_reg(6 downto 0); shift_reg(0) <= MOSI; end if; end if; end process;