Diafonia su PCB

Ciao a tutti

Ho il dubbio che ci possa essere diafonia tra 4 linee di clock su un PCB. Il PCB ha 8 layers, le linee sono sul bottom layer. Subito sopra c'è un groundplane.

Se calcolo l'impedenza differenziale tra due linee e ne aumento la distanza fino a quando l'impedenza non varia piú di molto, posso assumere che l'influsso di una linea sull'altra sia trascurabile?

Grazie e ciao Boiler

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Boiler
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Il giorno Wed, 07 Mar 2012 15:07:58 +0100, Boiler ha scritto:

La diafonia la ridurresti anche di più mettendo una pista a 0V tra i clock. però questo varierà l'impedenza delle linee, se non hai problemi di sincronizzazione fase potrebbe essere la soluzione.

-- ciao Stefano

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SB

Sì, ci avevo pensato, ma gli altri layer sono stra-pieni e non ho posto per mettere un via che vada al groundplane.

Boiler

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Boiler

però

sincronizzazione

Dipende dai casi, ma anche terminare le linee con un'opportuna resistenza può aiutare molto.

--
  _|/ Francesco Sacchi - Develer S.r.l.
   |\http://www.develer.com/ - http://www.bertos.org/
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Francesco Sacchi

Non credo sia fattibile: due linee partono da una FPGA su una scheda-madre (che esiste già e sul cui layout non posso quindi influire) e passano tramite un connettore sulla scheda che sto sviluppando. Qui vanno ad un IC. Nelle immediate vicinanze dell'IC derivo da queste due linee altre due linee (clock-feedback) che tornano alla FPGA e vengono usate per annullare lo skew.

Boiler

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Boiler

Il giorno Wed, 07 Mar 2012 15:49:55 +0100, Boiler ha scritto:

però

Alllora potresti lasciare il collegamento tra i clock staccato, un ostacolo alla propagazione ci sarà comunque.

In alternativa potresti prevedere un paio di pad per fare un collegamento esterno tra la pista e lo 0V, esistono resistori 0 ohm anche in formato 2512 o

2920.

-- ciao Stefano

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SB

Se non riesci ad aumentare gli isolamenti, penso la soluzione della pista neutra al centro sia la soluzione migliore, con il pad e la 2512 0R.

Dai un'occhiata anche a queste tabelle

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Emanuele

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Emanuele

Cavolo! Ho capito bene? Fai tornare indietro le due linee per ricompararle nella FPGA e correggere lo skew? Ma serve tutto sto ambaradan? E soprattutto, funziona? Scusa se mi sono intromesso, ma mi incuriosisce molto questa cosa!

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Dimonio Caron

Comunque guarda un po' questo libro High Speed Digital Design: A Handbook of Black Magic di Howard Johnson E' una miniera di informazioni e idee.

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Dimonio Caron

Hai capito bene, se funziona lo sapremo quando il PCB sarà fabbricato e il firmware implementato ;-)

Il libro di magia nera lo conosco: è lì che ho trovato i "solder blob jumpers". È una buona idea, ci darò un'occhiata.

Boiler

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Boiler

neutra al centro sia la soluzione migliore, con il pad e la 2512 0R.

Ho spostato un po' di roba, ora sono a 120 mil di distanza con una larghezza di 8 mil. Non dovrei avere problemi.

Boiler

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Boiler

Immagino che ci siano dei motivi che ti impediscono di applicare una correzione fissa alla fase del clock per annullare lo skew. Quello che mi incuriosisce =E8 come fai a determinare questa correzione facendo tornare indietro i segnali attraverso percorsi diversi.

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Dimonio Caron

I percorsi sono diversi, ma sono stati curati in modo da essere lunghi uguali. Xilinx ha un'application note a riguardo. Al momento non la trovo, ma il procedimento è spiegato a larghe linee anche in XAPP462.

Ciao Boiler

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Boiler

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