ciao a tutti ho realizzato un inverter un nand e un nor in tecnologia cmos ho cercato di rendere i tempi di salita e discesa simili (con un carico capacitivo) e dai risultati delle simulazioni spice ho ottenuto dei risultati che non mi piacciono molto... e' normale che nel not devo dimensionare i pmos una volta e mezzo gli nmos nell'and il rapporto sia 1:1 e nel nor 3:1? grazie a tutti ciao cib
"Ciber" ha scritto nel messaggio news:Fpl6b.22154$ snipped-for-privacy@news1.tin.it...
nmos
Non serve Spice usalo quando serve ;)
butta giu' lo schema delle porte cmos, calcola la conducibilità dei 2 mos, tenendo conto della mobilità dei p circa 1/3 degli n, e calcola i rapporti di forma. il risultato dipende da quanti ingressi hai.... maggiori ingressi....maggiore repporto di forma del p.
"Ciber" ha scritto nel messaggio news:Fpl6b.22154$ snipped-for-privacy@news1.tin.it...
Si`, anche nei dispositivi commerciali il PMOS e` sempre piu` grande (perche` le lacune sono piu` pigre degli elettroni, presumo :)).
-- Lorenzo
Il Sat, 06 Sep 2003 16:48:58 GMT, "Lorenzo Lutti" ha scritto:
viene detto "dimensionamento a trapezio", in quanto man mano che sali verso l'alimentazione devi fare canali piu' grandi, principalmente appunto perche' le lacune hanno mobilita' inferiore rispetto agli elettroni. ciao
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