ciao a tutti ho un problema con un ff, non ho postato su elettronica digitale perché il problema deve essere a livello molto bassso...
allora ho un circuitino dal comportamento inatteso nella simulazione spice l'uscita di un flip flop mi va bassa sul fronte di discesa del clock nonostante sia un flip flop D rise triggered (ma guarda caso il fronte di discesa del comando di questo ff corrisponde al fronte di salita del clock dell'intero sistema) Questo e' Realizzato con un platch e un nlatch in cascata il brutto e' che la simulazione spice del singolo ff con un carico ideale (ci ho messo un inverter) funziona ad hoc e anche la simulazione dell'intero circuitoma ma in una simulazione di tipo switch level (als) funziona correttamente questultima cosa mi ha fatto pensare a un problema di ritardi o problemi di fan in out ma che non riesco a vedere in quanto il clock del ff e' un onda quadra ben definita.
concludendo per quale strano motivo un ff che dovrebbe campionare solo sul fronte di salita campiona anche su quello di discesa in particolari situzioni circuitali?
a occhio voi dove cerchereste? ciao grazie cib