Salve, sto sostenendo il corso di circuiti integrati per tlc, e in laboratorio si utilizzerà il sw. Synopsys - Design compiler, che permette dalla descrizione RTL comportamentale del circuito di generare la netlist e altre cosette niente male a quanto promette il doc. ; So che il software in questione costa svariate migliaia di euro se non ho capito male, ed è evidente che non sono interessato ad intraprendere una spesa simile a scopi hobbistici e didattici/educativi, quindi l'opzione B è : esiste un sw alternativo, GRATUITO e performante che permetta ACS (Automatic circuit syntesis) dal circuito RTL, di compilare il VHDL e simulare il sistema fornendo analisi delle prestazioni??? Mi hanno detto di un certo SONATA qualcosa... ma mi sembra che la licenza free sia davvero restrittiva, essendo l'analisi non disponibile o rallentata e ridotta per codice al di sopra di un certo numero di righe...
__________________________ Se la so, rispondo sempre (quasi)