VHDL ( zegar, powielanie )

^^^^^^^^^^^ Wiesz o tym ze to bedzie dzialac _tylko_i_wylacznie_ w ModelSimie? Takie cos jest nierealizowalne w strukturze FPGA.

Za bardzo nie rozumiem.

Szybszych nic CLK? Nie da sie.

Jakby wywalic after 1ns to cos by wyszlo. Pytanie do autora - niech przeanalizuje co :-)

Zgadza sie - przy P&R jest to olewane, natomiast ma znaczenie tylko przy symulacji kodu _zrodlowego_ i jest glownie uzywane do opisywania wymuszen, czyli tego co na piny podajemy.

Ma racje :-)

Zmieniasz jeden sygnal (Licznik) w dwoch procesach - i teraz ktore zmiany uwzgledniac? Zawszyj wszystko w jednym bloku if(rising_edge(clk)) then ... end if.

Aha... no to potrzebujesz CLK o czestotliwosci takiej, jakie Ci potrzebne impulsy Q. Potrzebujesz do generaowania sygnalu ENABLE dla reszty logiki a NIE do generowania tej logice sygnalu zegara. Zegar ma byc jeden! Wtedy w odpowiednich momentach wlaczasz sobie enable.

He??

Hmm... mozna, ale po co? Potem problem jest ze stworzeniem dla tego procka kompilatora :-) Natomiast jesli w celach edukacyjnych to proponowalbym cos prostszego. Jako przyklad przychodzi mi napisanie UARTU (moze byc z predkoscia transmisji ustalona na stale) takiego, ze czas bitu dzieli na 16, probkuje 7,8,9 czesc (srodek) bitu transmisji i decyduje o wyniku. W tym przykladzie bedziesz musial rozwiazac wlasnie takie problemy o ktorych tutaj piszesz, a poza tym... jak zrobisz procka, to fajnie miec do niego wlasny uart :-)

kiedys stoczylem dlugie boje probujac przekonac pewnego programiste (z Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje petle for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy miedzy vhdl a c++, i ze vhdl to jest tak banalny ze nei ma co o nim gadac...zagialem go na przeniesieniach w sumatorze :) coz, kwestia gustu widac:)

a co myslicie o napisaniu MAC'a gigabit ethernet z protokolem IP i uproszczonym TCP? mysle zeby sei za to zabrac..mam rdzenie IP z MoreThanIp na razie do prototypu, ale wole miec swoj wlasny i nei placic kilku tys EUR:) kolega sie podjal napisac to w ciagu meisiaca za 400EUR, ale jakos nie za bardzo mu wierze..

To jest nawet krotszy termin. Jeszcze w liceum sie bawilem w programowanie maszynki ktora potrafi tylko dodac i odjac jeden :-)

O, ciekawe zadanie z p.s.matematyka: procesor wykonuje 3 instrukcje:

1) zmienna++ - powieksza zmienna o 1, 2) zmienna-- - zmniejsza o 1, ale tylko gdy zmienna byla wieksza od zera [czyli nie ma liczb ujemnych] 3) zmienna ? etyk - skok warunkowy do etyk, o ile zmienna jest <>0

zmiennych do dyspozycji skolko ugodno, poczatkowo sa wyzerowane.

Jaka najwieksza wartosc zmiennej da obliczyc w programie o 23 rozkazach ..

J.

Czy ja dobrze rozumiem ze usilujesz powielic czestotliwosc zegara ? Owszem - to se ne da :-)

Chcesz wygenerowac zmiane w momencie w ktorym nie masz zadnego zdarzenia. Wiec albo zastosujesz opoznienia czasowe [nieeleganckie], albo PLL z osobnym generatorem - ale tego VHDL ci nie wygeneruje :-)

Szkoda czasu. Ale jesli nie szkoda - zacznij tak jak Intel - jedna instrukcja w 12 taktach zegara. [Czy raczej jak w 8080 - instrukcja od

1 do czterech faz, faza 3 do 5 cykli zegara, a zegary doprowadzone dwa, przesuniete w fazie, robione z kwarca 9x wiekszego niz cykl zegara - zeby te przesuniecia precyzyjnie wykonac].

Chyba ze masz wielka ochote .. chodzi mi po glowie procerorek asynchroniczny, bez zegara :-)

J.

Bo programisci mysla, ze jak mozna napisac tekstowo, to juz jest rownoznaczne z programem. I tlumacz potem dla matola podstawy... A jeszcze sie obraza - bo on przeciez "Pan" programista :-)))

mi też... A dokłądniej: mi chodzi po głowie falownik z error diffusion robiony w połowie asynchronicznie... Jak powiedziałem w robocie, to mnie przechrzcili...