Jest to fragment wiekszej pracy: Blok ma 3 wejscia. Nazwijmy je 11 i 13 i CLK. Na te wejscia wchodza pojedyncze impulsy. I jesli na 11 i 12 jest caly czas 0 uklad ma generowac sygnal na wyjsciu CLK/12. Jesli przydzie impuls na 11 to uklad ma zamiast jednego cyklu CLK/12 wygenerowac CLK/11. Jesli przyjdzie impuls na 13 to ma wygenerowac CLK/13. Jak cos takiego wykonac?? Jakos skonczyly mi sie pomysly. Bramki, przerzutniki, liczniki, muxy itd do dyspozycji.
Pozdrowienia
Birzerzemy licznik synchroniczny zliczajacy w dol 4 bit, jak doliczy do 0, to ladujemy do niego 11, 12 lub 13. Moze byc tez licznik synchroniczny z logika ktora wprowadza stan 0 po doliczeniu do 11,12 lub 13. Mozna tez rejestr przesuwny, zapetlic w "krazaca jedynke[zero]" i regulowac sprzezenie.
Pozostaje ustalic czy te impulsy "11" i "13" musza byc jakos zapamietane do konca cyklu czy nie ..
J.
Dzieki Wlasnie sobie poradzilem za pomoca czegos podobnego do rejetru przesuwnego.
Have something to add? Share your thoughts — no account required.
Ask the community — no account required