Hallo,
ich habe ein kleines Verständnisproblem bei der Taktsynchonisierung vom I2C-Bus.
In den Spezifikationen oder Datenblättern steht immer
"In this way, a synchronized SCL clock is generated with its LOW period determinded by the device with the longest clock LOW period, and its HIGH period determined by the one with the shortest clock HIGH period."
"Auf diese Weise wird ein synchronisierter Takt erzeugt, dessen LOW-Phase durch den Baustein mit der längsten LOW-Phase und dessen HIGH-Phase durch den Baustein mit der kürzesten HIGH-Phase bestimmt wird."
Die Sache mit der LOW-Phase ist für mich klar, aber wieso bestimmt das Gerät mit der kürzesten HIGH-Phase die länge der HIGH-Phase? Wenn man das nur auf den aktiven Master und Slave bezieht ergibt es ja einen Sinn, aber ich denke doch mal, dass alle anderen Busteilnehmer auch mit der Geschwindigkeit mitkommen müssen...da diese ja schließlich das STOP-Bit auch erkennen sollten. Wieso bestimmt daher nicht auch das langsamste Gerät die HIGH-Phase ???
Danke,
Thomas *der vor lauter Bits grad verwirrt ist ;-)*