DAC7718, problema offset

On 19 Nov, 17:08, Marco Trapanese wrote: ..........

ngo

questo lo hai letto? forse puo' aiutare.

Il 19/11/2011 18:03, ramundo ha scritto:

Si, lo avevo letto. Ma appunto dice anche lui che in modalità bipolare dovrei avere una tensione di uscita sui pin di offset.

Marco

Il 19/11/2011 18:24, Marco Trapanese ha scritto:

Aggiungo che il comportamento si manifesta anche senza alcuna comunicazione SPI, cioè solo alimentando il DAC o 7,5 V in uscita (metà scala con Vref a 2,5V e guadagno di default a 6x). E' come se non leggesse i -12V, lavorando quindi in modalità unipolare. Eppure ho controllato le saldature ed è tutto ok.

Non mi pare ci sia altro da fare: se si accorge che AVss < Agnd lavora in modalità bipolare e le tensioni di offset predefinite dovrebbero apparire sui pin relativi.

Non riesco a vedere possibili cause del problema. Ciao

Marco

On 20 Nov, 20:38, Marco Trapanese wrote: ...........

si vede bene che per passare da unipolare a bipolare si deve agire su JP6,7,15 e null'altro. Lo avrai gia' fatto ma forse conviene verificare col tester che non ci siano corti verso massa.

Il 20/11/2011 21:01, ramundo ha scritto:

Il JP6 serve solo a collegare a gnd il pin di offset (modalità unipolare) o a lasciarlo libero (bipolare) come è il mio caso. Non ci sono corti verso gnd, purtroppo.

Ciao! Marco

Il 21/11/2011 06:46, Marco Trapanese ha scritto:

Risolto: il problema è che bisogna fornire le alimentazioni una dopo l'altra altrimenti non funziona un tubo. Al momento ho messo delle RC per ritardare la salita delle varie tensioni, certo che non è molto elegante. Dovrei usare un controller dedicato, ma è altra roba da aggiungere, uff...

Marco

"The power should be applied in the order: IOVDD, DVDD, then AVDD and AVSS, followed by reference voltage. CAUTION This sequence must be followed in order to prevent damage to the device."

Il 24/11/2011 22.10, ramundo ha scritto:

"IOVDD and the digital pins must be applied /before/ or at the same time as DVDD."

ma ABSOLUTE MAXIMUM RATINGS dice che: IOVDD to DGND =E2=80=930.3 to min of (6 or DVDD + 0.3) V

quindi IOVDD non puo' essere presente /before/ DVDD , ma devono salire insieme, e casomai IOVDD si fermera' al suo giusto livello, se minore di DVDD.

poi segue il resto, ma che un componente cosi' complicato possa soffrire di questi problemi, mi sembra una... cagata.

--=20 saluti lowcost

Il 25/11/2011 17:16, lowcost ha scritto:

Vero anche questo. Nel mio caso sono entrambe a 3.3V quindi le ho collegate assieme.

In effetti per rispettare tutti i timing occorrerebbe un IC apposta. Per il momento ho appunto risolto con degli RC ma è abbastanza orribile come soluzione.

Spero tanto che abbiano avuto un motivo *valido* per progettarlo così...

Marco