Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano dlatego, że jest to forma opisu sprzętowego, która jest zaliczana do tzw. "strong typed language". I na poziomie syntezy nie pozwoli np. na przypisanie wartości z szyny a(n:0) do szyny b(m:0) (m=/=n). Nie zezwoli też VHDL na inkrementowanie sygnału wyjściowego - jest to w pełni logiczne. W Verilogu takie "numery" są możliwe, ale potem debugowanie tego burdelu to już inna bajka...
- posted
9 years ago