Przykładowo, mamy do zaprojektowania n-bitowy sumator C:=A+B i trza go wlepić do FPGA. Można się bawić w schemat, siedzieć 'ładne' kilka dni, coby coś takiego zaprojektować. Tymczasem w VHDL piszemy C<=A+B; . Resztę robi za nas narzędzie. I Gitara!!
Podobnież projektowanie maszynek Moore'a , Mealy'ego. Łatwo i szybko się pisze, łatwo się czyta. Zaś HDL górą nad schematem !!
Natomiast, wyobraźmy sobie projekt wykorzystujący różnego rodzaju "czarne skrzynki", przejrzyście opisane w VHDL/Verilog. Jeżeli jest to namalowane na głównym schemacie (top schematics), połączenia między tymi 'puszkami', to w parę minut jesteśmy w stanie ogarnąć jak urządzenie działa.
Tymczasem... Coraz częściej dostaje się do łapy projekty, a to "do rozwoju", a to do poprawki, bo NIE DZIAŁA!! Top napisany w strukturalnym HDL. Najpierw 2-3 dni pierdzielenia się z rozmalowaniem na schemat (automatyczne tłumaczki są do dupy!!), a potem 3-4 minuty coby to ogarnąć.
BARDZO sobie cenię HDL i narzędzia implementacyjne, ale nie dajmy się zwariować... Jakie jest Wasze zdanie?