Witam,
jak sie w Quartusie robi nastepujace rzeczy:
- W edytorze graficznym zrobilem blok odpowiadajacy za pewna funkcje. Potrzebuje on zegarow o czestotliwosciach
1*clk i 2*clk. Aby uzyskac ten drugi, wstawilem megafunkcje PLL i odpowiednio ja skonfigurowalem. W bloku zrobilem wejscia clock_1x i clock_2x. Narysowalem kreske od PLL do bloku. W mapper properties ustawilem polaczenie na "input" i "io on block" na "clock_2x", combo z "signal in node" bylo puste, wiec nic nie dalem. Podczas proby kompilacji wyskakuja mi jednak bledy
"Error: Illegal wire or bus name "" of type mapping".
Co powinienem wpisac, by mi sie clock_2x zmapowalo na c0 w PLL?
- Jak zrobic, by Quartus generowal pliki VHDL uzywajac malych liter do slow kluczowych?
- Dlaczego Quartus psuje mi uklad pliku VHDL zawierajacego wiele entities, jesli dam "Update Design File", tzn. wycina tabulatory z tekstu wszystkich entities, ktorych nie wygenerowal? Jak to poprawic?
- Czy da sie tworzyc w Quartusie projekty bez uzywania edytora graficznego, tzn. piszac wszystko od poczatku do konca recznie w VHDL? Jesli tak, to jak to zrobic, bo mnie to narzedzie niesamowicie irytuje, by nie powiedziec znacznie dosadniej...
- Czy mozna kompilowac po jednym pliku VHDL, w celu przetestowania jego poprawnosci? Processing->Start compilation uruchamia caly proces syntezy.
Pozdrawiam Piotr Wyderski