Quartus - jak wyswietlic sygnal "analogowo" w funkci czasu

Witam mam takie male pytanko, mam sobie quartusa, pracuje na cyclone'ach i bawie sei w cyfrowa filtracje no i o ile podczas symulacji moge sobie wygenerowac np odpowiedz impulsowa filtra, podajac delte na wejsciu, to jak sobie ja ladnie wyswietlic, w postaci wykresu? do tej pory zapisywalem to do pliku tekstowego i uzywalem zewnetrzengo softu, chociazby matlaba lub excela. kumpel twierdzi ze sie da bezposrednio w quartusie, ale ja nie moge znalesc opcji i chyba trzeba cos doinstalowac.. No a i teraz sam nei moze znalezc..:) czy np ModelSim umozliwia takie wyswietlanie? Pozdr

----------------------------------------------------------------------------

---------------------------- Grzegorz Kasprowicz, AB Department, CERN, CH-1211 Geneva 23 office: 37 R-004, phone: +41 22 76 72584, fax: +41 22 76 78200 mailto: snipped-for-privacy@cern.ch

Reply to
Greg
Loading thread data ...

"Greg":

moim zdaniem sie nie da, kumplowi sie pomylilo z signal tap, tam sie da [prawa mysz klik na bus i bus display format];

w CERNie bylo fajowo ... :)

JA

Reply to
JA

"Greg":

nie zauwazylem koncowki :)

Modelsim umozliwia;

JA

Reply to
JA

dobrze wiedziec...bede weic korzystal z signal tap'a

noo:)

Reply to
greg

"greg" :

tyle, ze nie da sie signal tap uzywac jako symulator :) do tego potrzebna jest prawdziwa FPGA;

JA

Reply to
JA

no oczywiscie.. ale mozna na etapie dopieszczania koncepcji, poprobowac w hardware..

Reply to
greg

"greg":

na etapie dopieszczania koncepcji zdecydowanie lepszy jest symulator; greg, na pewno wiesz, co to jest signal tap ? [bez obrazy] chyba ze masz projekt, ktory kompiluje sie w 5 minut i gotowe stanowisko, ktore wygeneruje Ci dowolne wymuszenia; przy okazji - jesli to ma byc szybki uklad, taki na granicy wydolnosci FPGA, to pamietaj, ze signal tap moze zmienic [pogorszyc] timing, dobrze jest przed dodaniem analizatora zrobic 'back-annotate';

J.A

Reply to
JA

liczac czas kompilacji - to tak dlatego pytalem o to wlasnei w symulatorze z timingami, a ne iw funkcjonalnym

tak mam, projekt kompiluj mi sie mniej niz 5 min, bo moge quartusa odpalic zdanie na stacji roboczej, z wieloma CPU. a sciagac sobie tylko pliczki

*.stp

jasne. thx

Reply to
Greg

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.