EPM7064S

chyba wyjscie global output enable uaktywniasz w pin options menu

jestes pewien ze sie da? mozesz wsadzic bufor trojstanowy na wejscie dac mu 0 i sterowac jego wyjsciem OE. Da to namiastke otwartego drenu

Jarek Grolik:

szczerze ci radze porzuc edytor graficzny i napisz projekt w vhdl lub verilog, w ostatecznosci w ahdl; verilog jest latwiejszy niz vhdl, po dniu czytania bedziesz w stanie stworzyc cos prostego;

na 'chlopski rozum' tak, konkretnie tri buffer, ale nie uzywam edytora graficznego, wiec dokladnie ci nie podpowiem;

assignments editor logic options I/O features w okienku 'to' wpisac output pin a w 'assig. name' open drain

jesli wpierw wystartujesz 'analysis & elaboration' w assignments editor bedziesz mogl skorzystac z rozwijajacego sie menu/listy pinow;

prawdopodobnie da sie tez to zrobic w samym edytorze graficznym, ale ja go [edytora] nie znam;

JA

jestes pewien ze jest tam do wyboru open drain? szukam i nie widze na liscie czyzby w ukladach MAX II nie bylo?

Greg:

wlasnie sprawdzilem, u mnie jest;

to samo mozna uzyskac wstawiajac ponizsza linijke do <project>.qsf file:

set_instance_assignment -name AUTO_OPEN_DRAIN_PINS ON -to <out_pin_name>

JA

Jarek Grolik:

to mi umknelo... emp7064 sam jest chyba ukladem 5v, wiec raczej nie ma problemu ze sterowaniem innej kostki 5 woltowej ?

a nawet jesli bylby 3.3, to wyjscia tez steruja poprawnie wejscia ttl;

JA

Witam

U¿ytkownik "Greg(G.Kasprowicz)" <Grzegorz.Kasprowicz_usunto snipped-for-privacy@CERN.CH napisa³ w wiadomo¶ci news:eqes50$437$ snipped-for-privacy@inews.gazeta.pl...

Dziêki.

Wed³ug pdf-a wersja MAX7000S posiada mo¿liwo¶æ wyj¶æ open drain. Chyba faktycznie jest on na 5V... co¶ musia³em pomyliæ bo wydawa³ mi siê, ¿e jest on na 3.3 V z wej¶ciami 5V kompatybilnymi. CPLD ma popêdziæ szybkiego CMOS-a a na wej¶ciu jako stan wysoki akceptuje napiêcie powy¿ej 3.5 V a wa¿ny jest dla mnie czas narastania. Ale widzê,¿e problem jest rozwi±zany.

Wielkie dziêki za pomoc

Pozdrawiam

Jarek Grolik