SDRAM, wie schnell?

Du kannst eine ganze Page am Stück lesen, du kannst ein weiteres Readkommando absetzen während der Burst aus dem RAM kommt.

Write to Write ist doch auch mit Burst.

Jan

Die SDRAMs arbeiten intern mit einer Pipeline. Sehr ähnlich der eines Prozessors. Du kannst einen Page intern zwischenspeichern und beackern, während der nächste bereits vorbereitet wird. Der Chip speichert intern eine komplette Zeile aus der Matrix. Aus diesem Zwischenspeicher kannst du dann mittels Bursts, also schnellem MUX Daten auswählen.

Soweit ich mich erinnere, ist beim Schreiben kein großer Unterschied. Kommt nur ein Clockzyklus dazu?? Habe zwar mal ein SDRAM-Interface für PowerPC entwickelt, ist aber Jahre her :-(

- Henry

Auf Seite 25 ff. steht alles, was Du wissen möchtest, wichtig ist noch, die Burst Länge in das Mode Register gemäß Seite 24 zu programmieren. Da wird auch die gewünschte Latenz eingestellt.

Im Prinzip sind lesend wie schreibend im "sequential" Modus beliebige Burst Längen möglich, wenn man den Burst bedarfsweise rechtzeitig (Pipeline!) abbricht. Solange wie die Seite geöffnet ist, lassen sich auch mehrere Lese- oder Schreibvorgänge nacheinander platzieren, d.h. das SDRAM hat in dem Fall quasi Pipelined-SRAM Geschwindigkeit (im Grunde _ist_ das Zeilenregister ein SRAM ;-)

Man kann auch weniger oder mehr als die 8 Worte per Burst lesen.

Es ist keine Pause erforderlich, solange nicht: a) das Refresh-Zeitlimit erreicht wird. b) ein Umschalten zwischen Write und Read auf einer Page stattfindet. c) die Page inaktiviert und eine neue Page geöffnet wird. Während dessen kann man aber eine andere Bank weiter bearbeiten.

Das sind Beispiele, es sind auch andere Kombinationen möglich. Burst heißt eigentlich nur, dass das SDRAM selber die Column Adresse hochzählt. Ein schönes Beispiel findest Du auf Seite 34, da sieht man, wie während des Reads bereits der nächste Read Befehl sogar auf einer anderen Bank reingereicht wird.

Der Burst hat den Vorteil, dass ein ausgefuchster DRAM Controller während der NOP Zyklen Befehle z.B. an andere SDRAM IC's absetzen kann oder zumindest Leistung auf dem Adressbus spart.

Die Kopplung beispielsweise eines Cache mit SDRAM/DDRAM ist nicht trivial, wenn sie gut sein soll, sprich im Mittel kurze Zugriffszeiten liefern soll. Der zentrale Rechnenknecht sollte möglichst etwas im Voraus wissen, was er wann braucht, selbstredend unter Einbeziehung von Verzweigungen (Branch Prediction).

Gruß Oliver

P.s.: Wir suchen noch einen DRAM Hersteller, der uns für die Implementierung eines Zusatzfeatures im Bereich der Column Register (paralleler Ternär-Vergleich, wir haben ein Patent für IP Routing erhalten, für das derlei DRAM nützlich wäre, die Lösung ist u.a. für IPv6 interessant) ein Angebot macht. Die Münchner (Fa. Q.) sind zu unflexibel dazu, die wollen lieber den Massenmarkt beliefern, an dem sie nix verdienen, weil eh' alle das gleiche bauen (ja Jörg, Du darst jetzt lästern ;-)