Hallo,
was gibt es beim clock und digital interface von bis zu 100 ADC's zu beachten? Die Eingangswiderstaende sollten hoch sein und die Gate Kapazitaeten klein. Braucht man da irgendwelche speziellen Bausteine fuer? Sollen alle syncron laufen.
-- Gruss, Mark
Am Montag, 8. Juli 2013 09:58:03 UTC+2 schrieb Mark:
n.
_wie_ groß und _wie_ klein - und _wie_ schnell? Reden wir hier von gmüt lichen 44,1, meinetwegen auch 48 oder 96 kHz, oder machst Du Ernst bei >>1G Hz?
Siehe oben. Ist zwar ewig her, aber 'normale' clockbausteine treiben Dir (e inigermaßen sauber) 'eine Handvoll' Eingänge. Bei Deinen Zahlen wirst D u wohl zusätzliche (Clock)Treiber vorsehen müssen.
Auch wieder: über welche Taktfrequenzen reden wir hier? Bei einigermaße n schnelleren Takten brauchst Du impedanzangepaßte Leitungen auf dem Boar d und Abschlußwiderstände wenigstens an einem Ende. Dazu wirst Du es wo hl nicht schaffen, alle 100 ADCs äquidistant zu den Clocktreibern aufzuba uen, also mußt Du Dich auch noch darum kümmern, daß alle Clockleitung gleich lang sind (Signallaufzeit).
Wenn Du über wirklich schnelle Signale redest, wäre dann noch die Frage , wie Du 'synchron' definierst. Bei 10 GS/s ist eine Wellenlänge je nach Material 2..3 cm. Wenn Du die ADCs nicht alle an der selben Stelle hast (wi rd bei 100 Stück schwierig :-) ) mußt Du Dir für 'synchron' eine rela tivistische Definition einfallen lassen.
Gruß, Markus
Ich habe die ADS1178 von TI und brauche sie auch nur bis 10ksps. Das Protokoll is SPI oder FS.
Ich denke, dass ich da level translator hin setze. Die genaue Bezeichnung hab ich gerade nicht hier, habe heute welche von Maxim studiert. Einen fuer zwei ADC's. Es koennen bis zu 96 Gruppen zu je zwei ADC's werden. Diese werden dann ueber sowas wie einen Bus und einem Kabel(50cm) zum Mainboard gefuehrt. Der ganze Aufbau laesst sich gluecklicherweise sehr symmetrisch aufbauen, so dass man da nur mit Toleranzen im Kabel oder so probleme bekommen koennte.
Ich denke clk ist das schnellste signal, wird wohl zwischen 5 und 20 MHz liegen. Da ich schon weiss, dass ich nicht mehr als 10ksps brauche, koennte ich bis auf 5.12 MHz runter.
-- Gruss, Mark
Mark schrieb:
Hallo,
also 96 level translators für insgesamt 192 ADCs wären mir etwas arg viele, ich würde nachrechnen ob nicht auch einer für je vier oder gar acht ADCs geht, evtl. sogar 16 ADCs. 12 level translators und 192 ADCs klingt doch gleich freundlicher.
96 level translators mit einem Bustreiber zu verbinden könnte problematisch werden, bei 12 oder 24 sieht das besser aus. Sonst brauchst Du gleich eine Baumstruktur mit drei Ebenen, besser wenn Du mit zwei auskommst.Bye
Es sind immer zwei ADCs auf einem board. Also muss entweder einer da mit rauf oder keiner. Sonst muesste ich die woanders unterbringen. Der Bus ist eigentlich kein richtiger Bus, sondern nur eine Verzweigung um Adern in der Kabelverbindung zu sparen. Ich will ohnehin erstmal nur ein board machen und sehen wie es besser lauft. Mit oder ohne.
-- Gruss, Mark
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