Buon giorno a tutti, mi trovo a risolvere un esercizio che mi chiede di calcolare il tempo di propagazioni della tensione in uscita ad un inverter CMOS collegato in cascata ad un altro inverter!
Per intenderci:
inverter inverter vin --|>0----vout----|>--
Durante la valutazione di quali capacita' intrinseche entrino in gioco, il testo afferma che le capacita' Cgd (capacita' della giunzione gate-drain) devono essere moltiplicate per 2 a causa dell'effetto Miller, ed io non capisco il perche'.
L'effetto Miller si verifica quando ad un capo della capacita' ho un'escursione delta V (es. da 0 a VDD ) e dall' altro un'escursione delta V (es. da VDD a 0 ), quindi ne tengo conto moltiplicando la capacità per 2 e riferendo uno dei due terminali della stessa a massa.
Secondo me, dato che l'esercizio dice che la tensione di ingresso varia istantaneamente da 0 a VDD e che, dato che devo valutare il tempo di propagazione, la tensioen vout varia da VDD a VDD/2, l'effetto Miller non e' completo, quindi, al massimo C va moltiplicata per 3/2 !
Ho detto una grossa stupidata?
Per rendere più chiaro il tutto vi allego un link con il testo:
Mah, ti dico: sentir parlare così dell'effetto Miller mi lascia un po' perplesso. L'effetto Miller si ha quando tra due punti di un circuito si realizza un guadagno di tensione pari a K, e tra questi due punti inseriamo una capacità. A questo punto, si può sostituire la capacità "a ponte tra questi due punti", con una di valore
C(1-K)
al nodo d'ingresso, ossia quello "che non guadagna". Perdona il linguaggio non proprio puntuale, faccio affidamento sul fatto che dovresti sapere di cosa parlo.
Ora, per parlare di guadagno, si dovrebbe essere in presenza di circuiti lineari, e l'inverter proprio non lo è. Anzi, il suo guadagno nella zona di transizione è MOLTO maggiore di "-1", che è quel valore che messo nella formula di sopra ti raddoppia la capacità. Non a caso il teorema di Miller si usa per studiare stadi amplificatori _a piccolo segnale_. Intuisco, d'altronde, dove si vuole andare a parare: volere o volare, quella capacità viene sottoposta ad una /deltaV di (caso ideale) 2*Vdd, e dunque chi la carica deve fornire una corrente capace di caricare, alternativamente:
1) C a 2*Vdd
2) 2*C a Vdd
La quantità di carica fornita è la stessa, e di qui l'equivalenza.
Uhm...Dipende dal modello. Ti ripeto che la trattazione mi lascia - su due piedi - un po' perplesso. Il che non significa poi molto, solo che non ho un libro a portata di mano sul quale rileggere quest'argomento :-) Sicuramente ci sono delle approssimazioni e considerazioni varie che rendono valido il tipo di analisi che svolge il tuo libro...almeno spero! Comunque, il discorso è che tu non hai una capacità Cgd, posta tra due generatori ideali di tensione. Altrimenti, te ne potresti fregare visto che i gen di tensione possono all'occorrenza generare potenza infinita e caricare la tua capacità in un battibalenGo. Nel tuo caso, invece, modelli il tutto con un gen di tensione all'ingresso (il che mette fuori gioco tutte le cap in ingresso), e - penso - un gen *reale* di tensione all'uscita, che si porta NON a Vdd/2, ma a 0. Il nodo della capacità, però, visto che si carica attraverso una resistenza, che dunque limita la corrente, non scatta a 0 subito, ma ci mette un certo tempo, dettato essenzialmente da R*C. Dunque, non è che la capacità vista è di meno: la capacità è quella 2*C, solo che stai a vedere sino a quando si carica a metà, e non del tutto.
Sinceramente, non lo so. Prendi queste considerazioni con le supermolle (quelle nascoste negli stivali di Paperinik). Se vuoi, puoi scansionare le pagine di teoria che fanno riferimento a questi argomenti...e maNNarmele. Il mio indirizzo è facilmente intuibile...Se fosse "roba grossa" te ne do un altro..
M
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Frustra fit per plura quod potest fieri per pauciora
(Guglielmo Da Ockham)
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Questo discorso mi convince, ma allora non capisco un'altra cosa:
Ad un certo punto, nella risoluzione del problema si dice questo:"La capacità gate-drain dei transistor M3 e M4, a causa dell'effetto Miller dovrebbe essere contata due volte... ma... dal momento che ci interessa calcolare il tempo di propagazione di VOUT , la commutazione dell'inverter formato da M3 e M4 non avverrà prima che la VOUT raggiunga il 50% di VDD. Si trascura quindi l'effetto Miller sulla capacità gate-drain dei transistor M3 e M4".
E'utimo discorso sopra riportato come lo interpreto?
Comunque qui trovi il testo completo dell'esercizio:
Potrebbe essere che l'autore intenda: visto che, per quanto riguarda il secondo inverter, la commutazione avviene quando VIN_secondo_inverter=Vdd/2, e pure VOUT (=VOUT_secondo_inverter)=Vdd/2, ecco che il /DeltaV è solo Vdd, dunque niente effetto Miller.
Figurati Francesco...Non ti sfugga che anch'io uso queste occasioni per cercare di ridurre almeno un po' la mia ignoranza ;-)
M
P.S. Quella pagina che mi hai linkato è, in realtà, di teoria alla leggera..visto che cita il Sedra Smith (per la vera teoria)..Comunque, usa un approccio con corrente media su capacità...Continuo a dire che chiamarlo "effetto Miller" non mi piace affatto, però si capisce come l'effetto complessivo sia descrivibile nei termini che ti ho esposto nell'altro post.
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Capisco il discorso sulla commutazione che avviene a VDD/2, ma non si dovrebbero fare le stesse considerazioni di prima per quel che riguarda l'effetto Miller?
Cioe', quando Vout_primo_inverter arriva a zero, vout_secondo_inverter sale a VDD, quindi si dovrebbero usare le stesse considerazioni su Cgd fatte per il primo inverter!
te li ricordi i molloni di Paperinik? Ecco, rilancio di altri 3 molloni...;-)
Fossi in te, andrei a chiedere direttamente al tizio che si è inventato l'esercizio, o al professore...Comunque: mentre nel primo inverter hai un gen. di tensione ideale che *forza* un terminale della capacità a passare da 0 a Vdd (o viceversa), ma la corrente che succhia è limitata da quella disponibile I_media, e dunque hai una capacità, tra nodo di uscita e massa pari a due volte la C, che si carica da 0 a Vdd, con corrente media I_media (dipendente dai parametri dei transistor), nel secondo transistor hai che la tensione di ingresso varia da Vdd a Vdd/2, oppure da 0 a Vdd/2, mentre quella d'uscita, specularmente, va da un "rail" a Vdd/2. In totale, la capacità a ponte del secondo inverter vede "solo" un'escursione di Vdd, perché non ha un gen di tensione ideale che gli forza il nodo a compiere tutta l'escursione: la sua escursione, in ingresso, è proprio quella dettata dalla I_media del primo inverter. Sono stato spiegato? Questa
*potrebbe* essere la spiegazione...Se becchi il prof, chiedi a lui. E poi riferisci, cacchio!
M
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