Witam ,
Albo oślepłem , bo nie mogę się dokopać do tego w dokumentacji , albo mi się tylko wydawało... Co mi się mogło wydawać? Ano , że jest jakiś dedykowany pin , którym można sterować poziom I/O dopóki FPGA nie zostanie skonfigurowane. Pull-down/pull-up. Podpowiedzcie mi który , albo wyprowadźcie z błędu.
MH