ALTERA FPGA/CPLD niepodłączone nigdzie wejścia brame

Pewnie źle szukam, bo to niemożliwe aby nie było to opisane, ale nie mogę znaleźć informacji na temat zachowania się wejść wewnątrz układu gdy są niepodłączone...

Dla przykładu, w programie Quartus Altery, przy kodowaniu zawartości brzucha układu MAX, MAXII lub CYCLONE/CYCLONEII gdy wrzucę sobie przerzutnik DFF, który ma dwa wejścia aktywne stanem niskim PRN i CLRN - co się stanie gdy zostawię je niepodłączone ? Czy kompilator jest "mądry" na tyle aby wiedzieć jak zoptymalizować/zredukować rejestr i czy wtedy taki przerzutnik będzie pracował dobrze ? A może obowiązkiem projektanta jest podłączyć wszystkie wejścia nieużywane na chamca do VCC/GND ?

Niby mogę sobie zrobić układ i symulację i sam sprawdzić jak to jest, ale może ktoś wie gdzie to jest oficjalnie opisane i jak jest "postawiona sprawa" przez Alterę ?

Reply to
Pszemol
Loading thread data ...

Pszemol napisal(a):

Nie musisz tego robic.

Reply to
Marcin E. Hamerla

Ekchem... wiem, że nie muszę, bo nie podłączam już tak od około roku bawiąc się czipsami Altery... Ale chciałbym znaleźć to gdzieś oficjalnie napisane że nie muszę, bo mi tu kolega zarzuca "błąd sztuki" :-)

Reply to
Pszemol

Pszemol napisał/a:

quartus -> help -> index -> wpisac dff -> wybrac general description -> kliknac w linku w ahdl prototypes

pozdrawiam czerstwy

Reply to
czerstwy

I o to chodziło, dzięki Czerstwy. BTW - fajna ksywka ;-)

Reply to
Pszemol

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.