ein einfaches Programm von VHDL nach Verilog. Aber es funktioniert nicht und ich kann den Fehler nicht finden. Vermutlich wird es ganz einfach sein...
Die positive Flanke von i setzt das i_ff. Das i_ff wird mit clk
entity risingedge2pulse is Port ( clk : in std_logic; i : in std_logic; o: out std_logic ) ; end risingedge2pulse;
architecture Behavioral of risingedge2pulse is signal i_ff: STD_LOGIC; signal sr: std_logic_vector (2 downto 0);
begin
process (clk, i, sr) begin
if (sr(1) = '1') then i_ff