SPORT-Bus fuer ARM Core, CMSIS?

Feedback, falls dies ein potenzieller ADSP Interessent liest oder findet:

Nach einem geharnischten Donnerwetter bei AD an hoechster Stelle ist der Support erstmal schlagartig sehr gut geworden. So wie ich das von frueher gewohnt bin. Es stellte sich heraus, dass die Tool Chain mangelhaft ist und mit dem gerade erfolgten Release 2.1.0. soll das bereinigt sein. Wir koennen dies jedoch fruehestens naechste Woche testen, weil auch der Prozessor selbst korrigiert werden musste, also "New Silicon". Das ist jetzt per Eilfracht unterwegs, muss ich aber dann einbauen bei mir und beim SW Ingenieur. Nach vielen unnoetig in den Sand gesetzten Stunden ist jetzt Licht am Ende des Tunnels.

Einen gesundheitlichen Nebeneffekt hat das auch, denn die Hardware wird natuerlich mit dem Mountain Bike zum SW Ingenieur gefahren :-)

Achtung: Die frueher gekauften ADSP-CM40x ("Old Silicon") und auch die Eval Kits mit Old Silicon funktionieren ab Release 2.1.0 _nicht_ mehr. Neben einer neuen Prozessorvariante ist auf den Eval Boards auch einiges andere geaendert worden, sodass man das ganze Kit austauschen sollte. AD hat ein Austauschprogramm dazu aufgesetzt, sollte man mit ihnen Kontakt aufnehmen.

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Gruesse, Joerg 

http://www.analogconsultants.com/
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Joerg
Loading thread data ...

einwandfrei funktionierte, der Synthesizer (Lattise LSE und Synplify -

Ein asynchroner Reset hilft ... (und macht neue Probleme, wenn man ihn nicht sauber synchronisiert ;-)).

hin das gleiche Interface haben.

gibt bei Lattice aber deutlich schlechtere Performance als wenn man den IPExpress-Blockgenerator benutzt :-(

durchaus.

cu Michael

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Michael Schwingen

Klar. Niemand wird einen 400,- EUR FPGA verbauen, wenn es auch mit einem

1156er BGA. 's geht halt nicht anders.

Wadd mudd, dadd mudd.

nicht wirklich wundern.

grw

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Guenther Wenninger

Am 27.08.2015 um 23:11 schrieb Guenther Wenninger:

Kosten, nicht elegantes Programm. Wir brauchen ein make-Prozess. Kein Problem, cygwin mit ins Paket packen. Und wir haben da was ganz neues

Kein Problem, packen wir noch eine JVM dazu. Unser Praktikant hat aber

zuviel Arbeit den in Java umzusetzen. Und schwupps, ist Perl mit allen

Simulationstools arbeiten mit Tcl/Tk, nochmal ein dickes Packet mit drin

Cross-Compiler Toolchain und dann kommen die ganzen zugekauften

Klebersoftware zusammengeklebt. Langfristig ist Wartung, Fehlerbehebung

Entwerfen und simulieren von ASICs) in 290 kB:

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Der Chip der damit entworfen wurde funktioniert. OKAD kann allerdings kein VHDL.

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Frank Buss, http://www.frank-buss.de 
C64 MIDI interface: http://www.frank-buss.de/kerberos/index.html
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Frank Buss

Da wo wir fertigen lassen, sind das keine Hinterhofbuden:

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Am Ende ist aber jede Platine flexibel, auch wenn sie 12 Lagen und 1oz Kupfer hat. Nicht umsonst sind aufgrund der Einfuehrung von BGA ganz neue Geschaeftsmodelle entstanden: Re-Ballers und BGA Repair Shops sprossen wie Pilze aus dem Boden.

Bei so fetten Sachen haben wir zwar schonmal in FPGA entwickelt, sind dann jedoch fuer die Serie auf ASIC gegangen. Im Digitalbereich ist das nicht teuer. Allerdings haben wir Heimvorteil, weil es an der US-Westkueste haufenweise ASIC-Schmieden gibt.

[...]
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Gruesse, Joerg 

http://www.analogconsultants.com/
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Joerg

Frank Buss schrieb:

Da gebe ich dir recht. Allerdings hat zumindest Xilinx mit Vivado

bringen. Wobei ich mittlerweile eh auf Makefile + vim "umgestiegen" bin. Mit ISE mach' ich da kaum noch etwas...

/grw

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Guenther Wenninger

Daher vielleicht der schlechte Ruf.

angeht.

/grw

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Guenther Wenninger

-ras

-- Ralph A. Schmid

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Ralph A. Schmid, dk5ras

die "alten" FPGA-Boards auch prima als Entwicklungsplattform nutzen.

/grw

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Guenther Wenninger

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