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Signallaufzeit bei CMOS verzögern

Hallo,

ich habe folgendes Problem bzw folgende Frage:

In meiner Logikschaltung (s. Bild) wird mit dem Taster s der Monoflop gestartet (0->1), nach 3s fällt dieses wieder ab. Ist nach >3s der Taster s: immer noch "1" soll der UND-Baustein durchschalten. Mein Problem nun: Der eingesetzte Monoflop 4098 hat eine Verzögerungszeit von ca. 250ns. Also schaltet der UND-Baustein (4081, tplh=50ns) sofort durch, da der invertierte Ausgang noch "1" ist und erst nach 250ns auf "0" wechselt. Um dies zu verhindern möchte ich nun das Signal vom Taster auf den UND um ca. 500ns verzögern.

Also meine Frage: Wie kann man dies realisieren? Könnte man hierzu eine RC-Kombination einsetzten? Oder komme ich um den Einsatz von Verzögerungsgattern nicht drum herum? Mehrere Inverter oder sonstige Gatter in Reihe zur Signalzeitverzögerung möchte ich eigentlich nicht anwenden....

Vielen Dank im voraus Joachim Schaaf

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Joachim Schaaf
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Entschuldigt bitte, meine ASCII Zeichnung wird nicht so angezeigt wie es eigentlich sein soll (warum??, ich gab mir soviel Mühe....)

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Joachim Schaaf

Joachim Schaaf schrieb:

Hast du evtl. keine Festbreitenschriftart (Courier) eingestellt?

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Matthias Weißer
matthias@matwei.de
http://www.matwei.de
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Matthias Weißer

Joachim, am einfachsten waere RC verzoegern und anschliessend mit Schitt Trigger (zum Beispiel 40106) wieder saubere Transition Time erzeugen. So mache ich das immer fuer Schaltungen, die in Massenproduktion gehen weil das die billigste Loesung ist. Und man hat dann noch vier bis fuenf Schmitt Trigger zur sonstigen Benutzung frei.

Geht natuerlich auch mit einem weiteren One-Shot (Mono Flop?), aber das kostet mehr.

Gruesse, Joerg.

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Joerg

Hallo Joerg, danke für Deine Hilfe, es funktioniert!

Gruss Joachim

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Joachim Schaaf

Wunderbar, Joachim. Wichtig ist, alle ungenutzten Eingaenge zu terminieren. Oder irgendetwas mit den noch freien Schmitt Triggern zu machen.

Viel Erfolg, Joerg.

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Joerg

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