Richtlinien bei CPLDs

- T
- Thomas Pototschnig
  
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vor 19 Jahren

Thu, Jul 1, 2004 7:33 AM

Hi Newgroup

ich arbeite schon seit längerem mit CPLDs aber hab immer irgendwie Probleme damit. Mein Problemkind ist die ispLSI Serie von Lattice. Mir ist aufgefallen, dass ganz zufällig Phänomene auftreten, die man nicht mehr erklären kann. Spikes an der Ausgängen oder das Ding fängt zum Schwingen an. Alles sehr seltsam.

Kann es sein, dass ich einfach das Ding nur in irgendeiner Weise falsch verwendet habe und es vielleicht Richtlinien gibt, auf was man bei CPLDs aufpassen und vermeiden soll?

z.B. hab ich einen ~12MHz Takt auf einem normalen Eingangspin statt auf einem extra für das interne "clock distribution network" vorgesehene Pin gelegt und sowas macht mir vielleicht Ärger.

Gruß

Thomas

- U
- Uwe Bonnes
  
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vor 19 Jahren

Thu, Jul 1, 2004 8:10 AM

Thomas Pototschnig wrote: : Hi Newgroup

: ich arbeite schon seit l?ngerem mit CPLDs aber hab immer irgendwie Probleme : damit. : Mein Problemkind ist die ispLSI Serie von Lattice. Mir ist aufgefallen, dass : ganz zuf?llig Ph?nomene auftreten, die man nicht mehr erkl?ren kann. Spikes : an der Ausg?ngen oder das Ding f?ngt zum Schwingen an. Alles sehr seltsam.

: Kann es sein, dass ich einfach das Ding nur in irgendeiner Weise falsch : verwendet habe und es vielleicht Richtlinien gibt, auf was man bei CPLDs : aufpassen und vermeiden soll?

: z.B. hab ich einen ~12MHz Takt auf einem normalen Eingangspin statt auf : einem extra f?r das interne "clock distribution network" vorgesehene Pin : gelegt und sowas macht mir vielleicht ?rger.

Ist der Takt sauber? Keine Kreuzungen mit anderen Signale, die geschaltet werden? Moderne CPLDs/FPGA sind sehr schell, so dass sie jeden Huster auf der Taktleitung sehen. Gut entkoppelt wollen die Bauteile auch sein.

Bye

--
Uwe Bonnes                bon@elektron.ikp.physik.tu-darmstadt.de

Institut fuer Kernphysik  Schlossgartenstrasse 9  64289 Darmstadt
--------- Tel. 06151 162516 -------- Fax. 06151 164321 ----------

- U
- Udo Piechottka
  
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vor 19 Jahren

Thu, Jul 1, 2004 8:51 AM

Thomas Pototschnig schrieb:

Um grundsätzlich Ärger zu vermeiden, ist ein synchrones Design, soweit möglich, zu realisieren. Dazu gibt es eben clock-Netzwerke, die mit einem sehr kleinen skew arbeiten. Es ist somit möglich, durch Überwachung der Gatterlaufzeiten die Qualität zu überwachen.

Da du nichts zu deinem Design geschrieben hast, kann es auch nur allgemeine Antworten geben.

- Udo