Bei solchen Dingen wie zwei Flanken meckert die Syntese. Gibt b=F6sere Fallen, die als Schaltung korrekt sind, aber eben nicht dem entsprechen, was sich Entwickler w=FCnscht. Aber es ist immer hilfreich nachzudenken, wie der Code in HW aussehen kann und soll.
Das ist zumindest Geschmacksache. In Verilog hast du als C-Prog einige Sachen leicht, ich habe aber auch schon von C-Programmieren geh=F6rt die mit dem fast gleich aber doch anders mehr Probleme haben als mit VHDL. Ich pers finde VHDL besser, obwohl es einiges gibt, dass echt umst=E4ndlich ist (z.B. Typeconvertierung f=FCr Z=E4hler mit slv).
Kollegen von mir haben auch schon mit Ge digital entwickelt (f=FCr Mixed Signal).
bye Thomas