FPGA Fragen

Bei solchen Dingen wie zwei Flanken meckert die Syntese. Gibt b=F6sere Fallen, die als Schaltung korrekt sind, aber eben nicht dem entsprechen, was sich Entwickler w=FCnscht. Aber es ist immer hilfreich nachzudenken, wie der Code in HW aussehen kann und soll.

Das ist zumindest Geschmacksache. In Verilog hast du als C-Prog einige Sachen leicht, ich habe aber auch schon von C-Programmieren geh=F6rt die mit dem fast gleich aber doch anders mehr Probleme haben als mit VHDL. Ich pers finde VHDL besser, obwohl es einiges gibt, dass echt umst=E4ndlich ist (z.B. Typeconvertierung f=FCr Z=E4hler mit slv).

Kollegen von mir haben auch schon mit Ge digital entwickelt (f=FCr Mixed Signal).

bye Thomas

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Thomas Stanka
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Moin!

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Hässlich, nicht? Und wenn Du das OR noch gegen ein AND tauscht, kommt gar völliger Schwachsinn raus, nämlich daß die Daten nur übernommen werden, wenn beide Flanken _gleichzeitig_ kommen. Steht dann ja auch da. Nur wie gleichzeitig ist gleichzeitig? In Hardware kann mans wenigsten abschätzen (Dauer der Verzögerung).

Was geht:

- posedge (CLK_I or Taste4) .... count1

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Michael Eggert

Da ist was dran, leuchtet mir schon ein. Gleichzeitigkeit von Flanken zu bewerten scheint auch mir nicht gerade zuverlaessig zu sein.

Aber wie gesagt, ich hab mir das nicht ausgedacht. Es steht in fast jedem meiner 10-15 Beispiele zum FPGA so. Und scheint auch erstmal zu funktionieren. :-o

Olaf

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Olaf Kaluza

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