Bistabile con comparatore veloce

Il 393 ha l'uscita a collettore aperto.

Resistenza di pullup (Rp) tra Vcc e uscita Resistenza tra uscita e in+ (R2) Resistenza tra massa e in+ (R1)

La soglia di scatto è Vcc(R1/(R2+Rp)), ma dopo lo scatto la soglia diventa zero (o quasi). Per resettare il circuito puoi dare un impulso su in+...

Se dopo lo scatto la tensione su in+ non è sufficientemente bassa a mantenere lo stato dopo l'intervento della tua protezione, puoi provare a ridurre i valori delle 3 resistenze, oppure polarizzare leggermente in-

La faccio troppo semplice?

Ciao

Pasu

Un bel giorno pozz digitò:

Se la tua domanda fosse stata "esiste qualcosa tre ordini di grandezza più veloce?" sarebbe stato già più difficile rispondere, ma rispetto al misero microsecondo dell'LM393 direi che tu possa scegliere fra centinaia di alternative. :)

Il più veloce che io abbia usato è l'LT1715 (4 ns).

--
emboliaschizoide.splinder.com

Il segnale d'ingresso deve essere collegato a in+, immagino.

iventa

Ma se c'=E8 il mio segnale su in+, come faccio per dare un impulso? Si tratta di un segnale analogico di misura proveniente da una sorgente ad impedenza non troppo bassa. Il circuito che aggiungerei per dare l'impulso rischia di rovinare il segnale.

Io stavo studiando il circuito di seguito (formato Fidocad). Vreset =E8 normalmente basso. Vin =E8 normalmente minore di Vref. L'open- collector finale (quello pi=F9 a destra) =E8 normalmente aperto.

Se Vin supera Vref, il comparatore attiva il bistabile (i due NPN a specchio) che attiva a sua volta l'open-collector.

A questo punto, se Vin scende sotto Vref, il bistabile rimane nel suo nuovo stato stabile e continua ad attivare l'open-collector. Per resettare il tutto dovrei dare un impulso positivo su Vreset (che non si sovrappone o disturba il segnale Vin).

Da una veloce simulazione, mi sembra che funzioni. Non capisco, per=F2, cosa succede se d=F2 un impulso a Vreset (come per rilasciare l'open-collector) quando Vin =E8 sopra soglia (Vin>Vref). In queste condizioni devo _garantire_ che l'open- collector sia chiuso, anche se Vreset vuole tentare di sbloccare (si tratta di una protezione che _deve_ chiudere l'open-collecotr quando Vin>Vref).

=F9

isero

Ok, grazie :)

Scusate, il circuito.

[FIDOCAD] MC 40 75 0 0 580 MC 35 85 2 0 000 LI 35 85 40 85 LI 35 75 40 75 MC 35 75 2 0 000 TY 15 70 5 3 0 0 0 * Vin TY 15 80 5 3 0 0 0 * Vref MC 70 65 1 0 080 LI 70 75 70 80 LI 70 80 65 80 MC 70 55 3 0 010 LI 70 55 70 65 SA 70 80 MC 110 90 0 1 300 MC 140 90 0 0 300 MC 95 100 0 0 040 MC 155 100 0 0 040 MC 155 65 1 0 080 LI 95 80 95 75 LI 155 80 155 75 LI 155 65 155 60 SA 155 60 SA 95 60 MC 95 65 1 0 080 LI 95 65 95 60 MC 110 80 2 0 080 MC 150 80 2 0 080 LI 95 80 100 80 LI 110 80 115 80 LI 115 80 130 90 LI 130 90 140 90 LI 140 80 130 80 LI 130 80 115 90 LI 115 90 110 90 LI 150 80 155 80 SA 95 80 SA 155 80 MC 110 95 1 0 080 MC 140 95 1 0 080 LI 110 115 110 105 LI 110 95 110 90 SA 110 90 LI 140 95 140 90 SA 140 90 LI 80 80 80 115 LI 70 80 80 80 LI 80 115 110 115 MC 140 110 1 0 000 LI 140 110 140 105 TY 130 115 5 3 0 0 0 * Vreset MC 180 90 0 0 300 MC 195 100 0 0 040 MC 195 70 1 0 080 LI 70 60 200 60 LI 195 70 195 60 SA 195 60 LI 95 80 85 80 LI 85 80 85 50 LI 85 50 165 50 MC 180 90 2 0 080 LI 165 50 165 90 LI 165 90 170 90 SA 70 60 TY 65 45 5 3 0 0 0 * Vcc

No, su in-. Quando il segnale supera la soglia fissata dalle resistenze e dalla Vcc, l'uscita va "bassa" (open collector... Chiuso).

Così (continua sotto):

[FIDOCAD] LI 35 85 40 85 LI 35 75 40 75 MC 35 75 2 0 000 TY 15 70 5 3 0 0 0 * Vin TY 15 80 5 3 0 0 0 * Vref LI 70 75 70 80 LI 70 80 65 80 MC 70 55 3 0 010 LI 70 55 70 65 SA 70 80 LI 70 80 80 80 TY 65 45 5 3 0 0 0 * Vcc MC 40 85 2 1 580 MC 70 80 1 0 080 MC 70 65 1 0 080 MC 70 100 1 0 080 LI 35 85 35 95 LI 35 95 70 95 LI 70 90 70 100 SA 70 95 MC 70 110 0 0 040 TY 75 105 5 3 0 0 0 * R1 TY 75 85 5 3 0 0 0 * R2 MC 100 65 1 0 080 MC 95 95 1 0 860 LI 70 95 80 95 LI 95 95 100 95 LI 100 95 100 75 LI 100 65 100 60 LI 100 60 70 60 SA 70 60 TY 90 95 5 3 0 0 0 * RESET TY 80 75 5 3 0 0 0 * USCITA TY 75 65 5 3 0 0 0 * Rp È il classico flip-flop a transistor, ma a questo punto ti conviene usare un integrato flip-flop tipo il 4013 o il 7474 se lavori a 5V, con all'uscita il tuo transistor a collettore aperto.

Nel flip-flop SR quando entrambi gli ingressi sono attivi, entrambe le uscite sono attive. Il problema lo risolvi prelevando il tuo segnale dall'uscita negata, negandola ancora una volta. Puoi fare tutto con un 4011 (o un 4001, a seconda della polarità che ti serve), usando 2 porte per costruire il flip-flop e una per negare l'uscita.

Spero di essermi spiegato, altrimenti fammi sapere

Ciao

Pasu

Ah, ora ho capito.

-

re un

il

Senza entrare nella diatriba della terminologia, quello dovrebbe essere un latch. I flip-flop dovrebbero essere dei latch cloccati per evitare i glitch durante le varie commutazioni.

Comunque sia non vorrei usare un integrato per minimizzare il pi=F9 possibile il tempo di intervento. Immagino (ma non ne sono sicuro) che un integrato =E8 comunque pi=F9 lento di un semplice transistor.

Il 4013 =E8 un D-type flip-flop. Certo che potrei mettere l'ingresso del clock sempre attivo, visto che non mi serve, rendendo cos=EC il comportamento trasparente agli ingressi (come per i latch). Per=F2 ho paura che sia edge-triggered e non level-triggered (in altre parole, devo per forza dargli colpi di clock che non ho e non vorrei aggiungere).

Io mi ricordavo che lo stato in cui andava a finire il latch (parlo di latch) dipende dai tempi di commutazione delle due porte logiche (o dei transistor) che compongono il latch. Per questo ho paura che il mio controllo possa disattivare erroneamente la protezione (agendo sul RESET) and quando Vin>Vref (cio=E8 anche quando SET =E8 attivo).

11

Mi stai dicendo di realizzare il latch con due porte NOR o NAND. Ma non ho capito il discorso di negare l'ingresso per evitare la collisione di SET e RESET entrambi attivi. Mille grazie per lo schema in Fidocad ;)

Per=F2 utilizzando un semplice 4043 (un latch S/R) ho sia un tempo di propagazione paragonabile all'LM393 (non pi=F9 di 200ns) e la sicurezza di un preciso stato con S/R entrambi attivi (comanda S=3D1, che =E8 proprio quello che voglio).

L'importante è capirsi. :-)

Da dove viene questa tua convinzione? Ammesso che sia vero che un transistor "è più veloce" di un integrato, per fare le stesse funzioni di un integrato hai bisogno di più transistor...E questi transistor li devi collegare con del filo o tramite un circuito stampato...Da comparare con i microscopici collegamenti sul silicio dell'integrato...

Ma anche se lo fosse...Cosa ci fai con un semplice transistor?

Sì, ma ha anche gli ingressi S e R.

No, non lo freghi così facilmente...

Ok, ok...LATCH! :-)

Eggià.

P.>> Nel flip-flop SR quando entrambi gli ingressi sono attivi, entrambe le

Il latch è deterministico. Quello che dici al limite può avvenire nei flip-flop (tiè! :-)

Secondo me ti preoccupi troppo.

Riprovo. Supponiamo che attivo voglia dire a 1. Se entrambi gli ingressi sono a 1, le uscite sono entrambe a 1 (provare per credere).

Ma ripensandoci...Chettefrega? Non ti serve nessuna negazione.

Se S è il segnale "Vin sopra soglia", R è il reset e l'uscita Q è "protezione intervenuta", se Q=1 vuol dire che Vin deve essere tornato sotto soglia (S=0), altrimenti la tua protezione non ha funzionato. In ogni caso, se hai ancora S=1 e premi reset (S=1 e R=1), hai ancora Q=1. In altre parole se la protezione non ha funzionato (Vin ancora sopra soglia), non è possibile resettare il sistema.

Non ti piace?

De nada!

P.

Pasu ha scritto:

Penso tu abbia ragione...

Cioè, cosa succederebbe nel mio caso con un latch S/R ed entrambi gli ingressi alti?

No, entrambe a zero. Q = R NOR Q' Q' = S NOR Q Se S=R=1, lo stato stabile è con Q=Q'=0.

Mi piace, se solo fosse Q=1 come dici tu nel caso S=R=1. Mi sa che la soluzione è far passare R del latch tramite la funzione R_latch = (NOT S) AND R_controllo

Non ti serve nessun NOT. Scambi gli ingressi del comparatore e fai in modo che vada basso quando è in protezione. Il reset (che immagino sia un pulsante) lo fai verso 0V...

P.