hej zauwazylem dziwna rzecz w ISE 8.1 do tej pory pracowalem z ISE7.1 zazwyczaj top entity projektow ma postac schematow, gdyz tak jest czytelniej tworze sobie schemat skladajacy sie z wielu elementow bibliotecznych generuje HDL functional model, i patrze, a on stworzyl tyle entities ile bylo bloczkow + jedna prawidlowo na koncu. idac dalej do implementacji ISE widzi tylko pierwsza i ta bierze do syntezy.. tak wiec w projekcie mamy jeden bloczek zamaist calego ukladu. rozwiazanie tego problemu to wsadzenie calego projektu w symbol i umeiszczenie jako jedyny bloczek na schemacie poziom wyzej.. w ISE7.1 byl owszystko jak trzeba. Co ciekawe, jak otweiram i kompiluje projekt stworzony w ISE7.1 wszystko jest w porzadku
przesiadlem sie dlatego ,ze w ISE7.1 nei dzialal mi core generator w chipscope poza srodowiskiem ISE (sprawdzalem na 2 kompach) w 8.1 dziala, tzn przynajmniej sie wogole uruchamia
czy ja robie cos zle, czy to naprawde bug jest? A mzoe jest to do ustawienia w opcjach? chociaz wiekszego sensu IMHO by to nie mialo..