Re: Pericom PI5C - interesujacy bufor magistrali pomiedzy 3,3V a 5V

To co¶ jak ja :-)

No to pogadajmy :-)))

Po drugiej stronie Odry? Ja mieszkam po drugiej stronie Wielkiej Ka³u¿y, wiêc chyba siê to nie przyda ;-)

p.s. krzaczysz polskie ogonki.

"Pszemol":

ok :) od pewnego czasu testuje ddr-ram controller od altery, dziala w kratke; dzis rano przyszlo mi do glowy, ze moze pll ma problemy z 'lock', bo wejsciowy clock idzie z generatora kabelkiem jakies pol metra bez terminacji; dolozylem do pll jeszcze wyjscie "locked" i wyprowadzilem na pin; oscyloskop pokazuje caly czas LOW, help altery mowi, ze powinno byc HIGH; dokladniejsze badania pokazaly, ze pin 'mruga' kilka razy, tak jak to opisuje altera, po wlaczeniu zegara, po czym na stale jest LOW; altera pomylila sie w helpie z poziomem tego sygnalu, czy rzeczywiscie moja pll nie moze sie 'za-lock-owac' ? ddr-ram controller pracuje w ukladzie Stratix;

hmm, to po co pytales ? myslales, ze wszyscy mieszkaja w usa ? :) a poza tym - myslalem, ze tam u was kroluje niepodzielnie Xilinx;

tylko jak pisze z roboty :)

JA

"JA" :

acha - symulator quartusa tez pokazuje poziom sygnalu 'locked' HIGH;

JA

Te¿ HIGH czy te¿ LOW? :-)

Niestety marne mam do¶wiadczenie w dziedzinie o któr± pytasz.

"Pszemol":

tez high, tak jak w specyfikacji;

pobawie sie z tym jeszcze jutro, jak to nic nie da, zapytam customer support altery, ostatnio mialem z nimi lepsze doswiadczenia niz przed laty, jeszcze za czasow max+;

JA

Pozostaje wiêc jednak wierzyæ, ¿e PLL Ci siê nie synchronizuje i tyle. Cudów nie ma. Skoro podejrzewasz kiepsk± jako¶æ sygna³u we... Nie s±dzê aby skopali a¿ tak Stratixa i nikt nie opublikowa³ erraty. Raczej Ci siê po prostu PLL nie synchronizuje... :-(

"Pszemol":

Stratix nie podejrzewalem ani przez chwile, to sa naprawde niezle fpga, a jedynie to, ze w helpie jest napisane odwrotnie, niz jest, zdaza sie ... :) moja nieufnosc co do sadu, ze pll nie lapie synchronizacji wywoluje to, ze clock z pll jest, i wyglada stabilnie, a ten sygnal LOCKED tez jest stabilnie niski; gdyby to byly problemy z jakoscia zegara wejsciowego, spodziewalbym sie ciaglych zmian poziomu na tym pinie, jak z kierunkowskazem: dziala, nie dziala, dziala ... ale moze pll tak ma, ze po paru probach dochodzi do wniosku, ze nic z tego nie bedzie ? tylko czemu produkuje clock wyjsciowy ?

JA

W dokumentacji do serii Cyclone jest napisane tak samo o 'locked'... Raczej nie podejrzewalbym tu bledu.

Nie wiem - to pytanie do supportu Altery. A moze Twój sygnal zegarowy jest w ogóle poza zakresem lapania petli z VCO?

Z tego co patrze na schemat blokowy to nie ma tam zadnej blokady sygnalu wychodzacego z VCO - czy zsynchronizowany czy nie - generuje. To co wygeneruje wchodzi na dzielniki i wychodzi z modulu...

"Mrugnie" 4x i cisza? :-) Znamy to....

Ja o Cyclonie, ale IMHO to samo bedzie. Moze cos z sygnalem wejsciowym sie dzieje? Jaką czestotliwosc wysylasz do altery?

a wyjscie tego CF tez ma rezystancje wyjsciowa, ktora ten prad ograniczy..tak weic nei oczekiwalbym tych 160mA

"jerry1111":

ano, my tez znamy ;)

JA