"Pszemol":
nie mam pojecia, juz dawno zapomnialem, co to jest tranzystor :( dla mnie to po prostu czarna skrzynka ;)
- pogadajmy lepiej o alterach, quartusach, verilogu :)
kupowalo zaopatrzenie, moge zapytac gdzie; ale ja mieszkam po drugiej stronie Odry, wiec nie wiem, czy odpowiedz bedzie uzyteczna ... pytac ?
JA
"Pszemol":
ok :) od pewnego czasu testuje ddr-ram controller od altery, dziala w kratke; dzis rano przyszlo mi do glowy, ze moze pll ma problemy z 'lock', bo wejsciowy clock idzie z generatora kabelkiem jakies pol metra bez terminacji; dolozylem do pll jeszcze wyjscie "locked" i wyprowadzilem na pin; oscyloskop pokazuje caly czas LOW, help altery mowi, ze powinno byc HIGH; dokladniejsze badania pokazaly, ze pin 'mruga' kilka razy, tak jak to opisuje altera, po wlaczeniu zegara, po czym na stale jest LOW; altera pomylila sie w helpie z poziomem tego sygnalu, czy rzeczywiscie moja pll nie moze sie 'za-lock-owac' ? ddr-ram controller pracuje w ukladzie Stratix;
hmm, to po co pytales ? myslales, ze wszyscy mieszkaja w usa ? :) a poza tym - myslalem, ze tam u was kroluje niepodzielnie Xilinx;
tylko jak pisze z roboty :)
JA
"JA" :
[...]acha - symulator quartusa tez pokazuje poziom sygnalu 'locked' HIGH;
JA
"Pszemol":
tez high, tak jak w specyfikacji;
pobawie sie z tym jeszcze jutro, jak to nic nie da, zapytam customer support altery, ostatnio mialem z nimi lepsze doswiadczenia niz przed laty, jeszcze za czasow max+;
JA
"Pszemol":
Stratix nie podejrzewalem ani przez chwile, to sa naprawde niezle fpga, a jedynie to, ze w helpie jest napisane odwrotnie, niz jest, zdaza sie ... :) moja nieufnosc co do sadu, ze pll nie lapie synchronizacji wywoluje to, ze clock z pll jest, i wyglada stabilnie, a ten sygnal LOCKED tez jest stabilnie niski; gdyby to byly problemy z jakoscia zegara wejsciowego, spodziewalbym sie ciaglych zmian poziomu na tym pinie, jak z kierunkowskazem: dziala, nie dziala, dziala ... ale moze pll tak ma, ze po paru probach dochodzi do wniosku, ze nic z tego nie bedzie ? tylko czemu produkuje clock wyjsciowy ?
JA
"Mrugnie" 4x i cisza? :-) Znamy to....
Ja o Cyclonie, ale IMHO to samo bedzie. Moze cos z sygnalem wejsciowym sie dzieje? Jaką czestotliwosc wysylasz do altery?
a wyjscie tego CF tez ma rezystancje wyjsciowa, ktora ten prad ograniczy..tak weic nei oczekiwalbym tych 160mA
"jerry1111":
ano, my tez znamy ;)
33.3MHz, zerknij na watek "PLL i Stratix"; zmienilem tytul, bo od pewnego czasu juz byl mylacy;JA
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.