Witam
Mam dwa pytania dotyczące układów altery i kompilacji w środowisku Quartus.
- Czy/jak można kontrolować kompilację dla mniejszych/starszych rodzin układów FPGA Altery? Mam na myśli rodziny Flex i Acex. Chodzi mi o to, że często do działającego już projektu muszę dodawać nową funkcjonalność ewentualnie poprawiać błędy, co powoduje ponowną kompilację całego układu i zmianę parametrów typu fmax dla uruchomionej poprzednio części. Myślałem, że podział projektu na partycje będzie rozwiązaniem ale nie jest możliwy dla tych układów i nie ma go w darmowej wersji Quartusa. Czy istnieje jakaś inna metoda przeniesienia już skompilowanego modułu do nowszej wersji programu?
- Fitter Quartusa w czasie kompilacji postępuje według jakiegoś algorytmu. Dwie kompilacje tego samego programu z takimi samymi ustawieniami dają ten sam wynik, ale można sobie wyobrazić, że w projektach o zajętości 30% jest wiele metod rozmieszczenia układu logicznego w dostępnym fizycznym. Jeśli dobrze rozumiem to fittera mozna kontrolować przy użyciu parametrów (Dostępnych w Project->settings->fitter settings): Seed, Placement Effort Multiplier, Router Effort Multiplier. Czy istnieje jeszcze jakaś metoda poprawienia parametrów układu (sprawdzonego i działającego) niż napisanie skryptu w TCL i przepuszczenia kompilacji przez kilkadziesiąt kombinacji tych parametrów a potem wybranie najlepszej?
Może ktoś spotkał się juz z tymi zagadnieniami i mógłby mi coś poradzić lub wskazać jakieś materiały źródłowe.
Pozdrawiam czerstwy