ten "wysoki poziom" mnie niestety troche martwi - gdyby to bylo sterowanie VCO to powinno byc blizej nieokreslone. Ale podlaczyc oscyloskop moze byc warto.
oops - zobacz rejestr LOCK :-( ... ale nie, pisza tez o charge pump current i zobacz PLL[7]
pisza tez o asynchronicznej.
A w ogole coz za fatalna dokumentacja :-) Czytam i nic nie rozumiem :-(
Z jednej strony sugeruja ze podzielnik R wynosi (2..15)*16384 .. co by dawalo czestotliwosc pracy PhD rzedu 500Hz i mniej. Musza miec jakas sztuczke w sterowaniu PLL - pewnie po to kalibracja. Na moj gust tedy droga.
A zmiana kwarcu ... hm, jesli nie myle sie w podejrzeniach to z tym samplingiem jest jeszcze gorzej - udaje sie w ogole ton np 3kHz przeniesc? Ja bym podejrzal wyjscie z podzielnikow i poszukal lepszego opisu - jaka tam czestotliwosc panuje.
J.