CPLD po co jest sygnał CLK?

Kurciok · 2006-12-18T21:31:11+00:00

Pytanie jak w tamacie po co w CPLD jest wejście zegarowe? Czy to wejście można traktować jak normalne wejście? Czy też jest jakieś bardziej specyficzne (podejrzewam że bardziej specyficzne).Drugie pytanie wiążace się chyba z poprzednim. Czy jeśli sobie zrobie logikę CPLD i będą tam różne bramki łączone kaskadowo np. w jednym miejscu od pinu wejściowego do wyjściowego będą 4 kaskady (sygnał będzie przechodził przez 4 bramki). A na innym pinie sygnał będzie przechodził tylko przez np. 2 kaskady (czyli teoretycznie powinno to dać dwa razy mniejsze opóźnienie pomiędzy podaniem sygnału, a uzyskaniem wyniku na wyjściu). A przy przejściu przez 4 bramki to może już dać 40ns. To czy da się zadbać o to jakoś aby sygnały na wyjśicu pojawiały się w jednym i tym samy czasie? Wiadomo że z jakimś tam opóźnieniem ale chodzi mi o to aby to opóźnienie było stałe dla wszystkich pinów. Podejrzewam że sie da i służy do tego właśnie ten sygnał CLK. Ale czy to się robi automatycznie? Czy też trzeba odpowiednio zaprojektować logikę?

Dec 18, 2006 20 Replies

Rate this thread:

T.M.F. 19 years ago

Kurciok napisał(a):

Ucze sie z ksiazki Kevina Skahilla "Jezyk VHDL". Mysle, ze moge polecic.

Vote

Join the Discussion

Have something to add? Share your thoughts — no account required.

Didn't find your answer?

Ask the community — no account required

CPLD po co jest sygnał CLK?

Related discussions

napięć we/wy

Sygnał video po UTP

CPLD - po co to komu?

Join the Discussion

Didn't find your answer?