CPLD, Pin to Pin delay

Maksymilian Dutka napisał(a):

Jest to czas reakcji na pojawienie się zmiany stanu na jednym z wejściowych pinów i ewentualną zmianą stanu na jednym z pinów wyjściowych.

Są możliwe różne rodzaje mierzenia Tp np. zależnie od szybkości narastania zbocza (skew), od tego czy wejście było dedykowane lub uniwersalne - właśnie patrzę na książkę o układach programowalnych.

Jeśli nie masz specjalnych wymagań np. co do szybkiego taktowania to możesz się tym parametrem nieprzejmować.

Pozdrawiam,

Radek

Radek napisał(a):

To jest liczone dla ilu "bramek po drodze"?

(...)

To ma być coś z rodziny XC9500XL, niestety na stronie producenta nie mogę znaleźć informacji na temat tego jak on oblicza Tp.

W tym cały problem że układ ma pośredniczyć między uC a kartą sieciową, i nie chciał bym zbytnio zwolnić komunikacji. Bardzo prawdopodobne że układ będzie również obsługiwał SDRAM-y. Niestety wraz ze wzrostem Tp proporcjonalnie rośnie cena, więc chciałbym dobrać układ w miarę optymalnie.

Pozdrawiam MD

Maksymilian Dutka napisał(a):

Tak oczywiście ten parametr będzie też zależał od czasu propagacji sygnału wewnątrz układu. Dla Xilnxa serii XC9500 (cytując z książki): Tpd = Tin + Tlogi + Tpdi + Tout

gdzie: Tin - czas opóźnienia bufora wejściowego Tlogi - czas opóźnienia układów kombinacyjnych makrokomórki Tpdi - czas opóźnienia dla układu kombinacyjnego omijającego rejestr wewnętrzny Tout - czas opóźnienia bufora wyjściowego

Proponuję ściągnąć pliki PDF dostępne łatwo na www Xilinxa. Dla przykładu model XC9536XL ma Tpd maks 5ns i producent podaje użyteczne taktowanie do 178MHz.

Sprawdź czas reakcji µC jaki zdołasz wycisnąć i porównaj go z tymi kilkoma ns jakie oferuje CPLD. :)

Pozdrawiam,

Radek

Radek napisał(a):

(...)

No to nie mam się czym przejmować, jak uC wyciągnie 3MHz na I/O to będzie dobrze (ARM7) Gdzieś coś mi się "obiło o oczy" że Tp to jest czas propagacji dla "pojedynczej bramki" i dlatego się przestraszyłem ;)

Bardzo dziękuje za odpowiedź.

Pozdrawiam MD