Witam.
Nie mam doświadczenia w CPLD. Chciałbym dowiedzieć się czy da się na takim czymś zrobić, co następuje:
- 32 wejścia cyfrowe - 32 wyjścia cyfrowe - port RS-232 - kilka wyjść impulsowych
Wiem że można to bez problemu zrobić na uP, ale celowo pytam czy da się na CPLD, ew. jaki konkretny układ polecacie ?
Jak wygląda sprawa programowania, w jakim języku i czy to jest czasochłonne ?
Pozdrawiam, Radzik
Czyli cos rzedu 80 pinow I/O i byc moze 128 makrocel wystarczy .. bo co to ma jeszcze do tego robic ?
Jak na CPLD dos duze, ale moze znajdziesz. A jak nie - poszukaj w "FPGA".
J.
W zasadzie nic poza tym, ewentualnie jakiś licznik w środku.
FPGA odpada - zewnętrzna pamięć :( a chciałbym zabezpieczyć kod.
Pozdrawiam, Radzik
Lattice XP oraz Actel ProASIC mają wbudowaną pamięć nieulotną.
Pozdrawiam Piotr Wyderski
Witam,
Xilinx ma CPLD nawet z 260 pinami I/O i do 512 makrocelami np. XCR
3512XL. Wejdzie tam nawet 12,000 bramek (według Xilinxa) choć trudo mi w to uwierzyć.Pozdrawiam,
Radek
Rozumiem ze to peryferium do procesora ma byc ? Wiec jeszcze jakis interfejs magistrali.
J.
W artykule <e0turi$25f$ snipped-for-privacy@nemesis.news.tpi.pl> Radzik napisal(a):
To wez flashowe FPGA - Lattice albo Actel Krzysiek
Piotr Wyderski napisal(a):
MAX II tez - w sumie to bardziej sa FPGA niz CPLD.
Użytkownik Radzik napisał:
Można ,ale po co ? Najwięcej problemów sprawi ci obsługa RS - odbieranie ,ponieważ jest to transmisja asynchroniczna. No chyba że gotowego klocka weźmiesz no ale to też ma swoje minusy.
Co do języka no jeżeli nie znasz : VHDL,veriloga,AHDL lub podonego to zostaje ci rysowanie schematu jak w zwykłym cad-zie. A jest to przykra sprawa, zwłaszcza jeśli chodzi o automaty stanów (FSM)- a bez tego sie raczej nie uda. Jeżeli chcesz sie pobawić i nauczyć - polecam, jeżeli goni Cię czas i chcesz uniknąć frustracji zdecydowanie odradzam.
Gdybym miał coś takiego zrobić wybrałbym jakiś procesor z rodziny MSP. Nawet kwarc niekoniecznie trzeba podłączyć !! A jeżeli chcesz zabezpieczyć to sie "przepala" możliwość odczytu kodu.
Adam Górski
sa takie CPLD spojrz na serie MAX II oraz Xilinx XC95xxx w ilosciach detalicznych Xilinxy beda tansze
Adam Górski <gorskia@......................................wp............... .........pl............................> napisał(a):
Bzdura, odrobina wyobrazni pozwala sobie wyobrazic probkowanie linii sygnalu asynchronicznego z odpowiednio wieksza czestotliwoscia i znajdywanie zmian sygnalow "asynchronicznych" z wystarczajaco duza dokladnoscia. Tak jak jest to realizowane w dedykowanych kosciach.
Rysowanie schematu ja również odradzam, szybciej i latwiej projektuje sie na wyższych poziomach opisu.
To chyba tylko dlatego ze nie czujesz sie pewnie w innych technologiach.
Bzdura powiadasz. Pamiętaj tylko że kolega autor wątku nigdy w życiu z PLD/FPGA nie miał do czynienia. Oczywiście setki razy realizowałeś coś takiego jak odbiornik transmisji asynchronicznych - prawda ?
Ochh...
No brawo , brawo nic dodać nic ująć. Tylko po co odchodzić od tematu. Jeżeli chcesz podyskutować kto ma większe doświadczenie to prosze bardzo.
Adam Górski
Adam Górski <gorskia@......................................wp............... .........pl............................> napisał(a):
Sorki, ponioslo mnie. Uklady programowalne naprawde nie gryza. ;-)
O to kto ma wieksze doswiadczenie sprzeczam sie jedynie przy piwie, jakby co .. :-)
Have something to add? Share your thoughts — no account required.
Ask the community — no account required